ตัวอย่างตัววิเคราะห์เวลา: ข้อจํากัดของนาฬิกาที่สร้างขึ้น

ด้วย create_generated_clockคําสั่ง Synopsys® Design Constraint (SDC) คุณสามารถสร้างจํานวนและความลึกของนาฬิกาที่สร้างขึ้นโดยอําเภอใจ ซึ่งจะเป็นประโยชน์ในสถานการณ์ต่อไปนี้ ดูตัวเลข 1 และ 2

คําสั่ง SDC ด้านล่างจํากัดนาฬิกาในวงจรข้างต้น

#Constrain the base clock

create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]

#Constrain the divide by 2 register clock

create_generated_clock -add -source clock \
-name div2clock \
-divide_by 2 \
-master_clock clock_name \
[get_pins div2reg|regout]

ดาวน์โหลดตัวอย่างวงจรcreate_generated_clock_ex1.qar

การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®

คําสั่ง SDC ด้านล่างจํากัดนาฬิกาในวงจรข้างต้น

#Constrain the base clock

create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]

#Constrain the output clock clock

create_generated_clock -add -source PLL_inst|inclk[0] \
-name PLL_inst|clk[1] \
-multiply_by 2 \
-master_clock clock_name \
[get_pins PLL_inst|clk[1]]

ดาวน์โหลดตัวอย่างวงจรcreate_generated_clock_pll.qar

การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel