ตัววิเคราะห์เวลาช่วยให้สามารถใช้คําสั่งข้อจํากัดด้านการออกแบบ® (SDC) ได้อย่างง่ายดายเพื่อจํากัดโครงสร้างนาฬิกาที่ซับซ้อน เช่น นาฬิกาแบบหลายเท่า ต่อไปนี้แสดงตัวอย่างวงจรสามวงจรและคําสั่ง SDC ที่เหมาะสมเพื่อจํากัด
อนุมานว่าพอร์ต clk ขับเคลื่อนด้วยตัวคูณนอกชิปที่เลือกระหว่างสองนาฬิกา หนึ่งพอร์ตที่มีระยะเวลา 10 ns และหนึ่งตัวที่มีระยะเวลา 8 ns คําสั่ง SDC ต่อไปนี้แสดงวิธีการกําหนดนาฬิกาหลายนาฬิกาให้กับพอร์ต clk นอกจากนี้ยังแสดงวิธีเพิ่มข้อยกเว้นที่ระบุว่านาฬิกาทั้งสองจะไม่ทํางานในเวลาเดียวกันในFPGA
# สร้างนาฬิกาสองนาฬิกาบนพอร์ต
create_clock -name clk_100 -period 10 [get_ports clk]
create_clock -name clk_125 -period 8 [get_ports clk] -add
# ตั้งค่านาฬิกาทั้งสองเป็นนาฬิกาพิเศษ
set_clock_groups -exclusive -group {clk_100} -group {clk_125}
อนุมานว่าพอร์ต clkA ขับเคลื่อนด้วยนาฬิกาด้วยระยะเวลา 10 ns และพอร์ต clkB ขับเคลื่อนด้วยนาฬิกาที่มีระยะเวลา 8 ns คําสั่ง SDC ต่อไปนี้แสดงวิธีการกําหนดนาฬิกา ตัวอย่างนี้คล้ายกับตัวอย่างก่อนหน้านี้ แต่มีการกําหนดนาฬิกาให้กับพอร์ตที่แยกกัน
# สร้างนาฬิกาบนแต่ละพอร์ต
create_clock -name clk_100 -period 10 [get_ports clkA]
create_clock -name clk_125 -period 8 [get_ports clkB] -add
# ตั้งค่านาฬิกาทั้งสองเป็นนาฬิกาพิเศษ
set_clock_groups -exclusive -group {clk_100} -group {clk_125}
ในกรณีนี้ คุณต้องใช้คําสั่ง set_clock_groups เพื่อระบุว่านาฬิกา A และ D, A และ B, C และ D และ B และ C ไม่สามารถทํางานพร้อมกันได้
create_clock -name A -period 10 [get_ports clkA]
create_clock -name B -period 8 [get_ports clkB]
create_clock -name C -period 8 [get_ports clkC]
create_clock -name D -period 10 [get_ports clkD]
# cut paths ระหว่างนาฬิกา set_clock_groups
-exclusive -group {A C} -group {B}