ตัวรับส่งสัญญาณ Stratix® V FPGA

ตัวรับส่งสัญญาณ Intel มีประวัติที่พิสูจน์แล้วว่าตอบสนองความต้องการแบนด์วิดท์ กำลังไฟ และอัตราบิตผิดพลาด (BER) ของระบบ ความเป็นผู้นำด้านเทคโนโลยียังคงดำเนินต่อไปด้วยตัวรับส่งสัญญาณใน Stratix V FPGA 28 นาโนเมตรของเรา

สร้างขึ้นจากรุ่นก่อน ตัวรับส่งสัญญาณ Stratix V FPGA มาพร้อมกับการปรับปรุงมากมายเพื่อความยืดหยุ่นและความทนทาน:

  • LC ค่าเบี่ยงเบนต่ำเพิ่มเติมส่ง Phase-Locked Loop (PLL)
  • อะนาล็อกที่แข็งแกร่งได้รับการกู้คืนข้อมูลนาฬิกา (CDR)
  • อีควอไลเซอร์ขั้นสูงสำหรับการสนับสนุนแบ็คเพลน 10GBASE-KR
  • บูรณาการของเครื่องมือวัด On-Die
  • อัตราข้อมูลของตัวรับส่งสัญญาณที่ 14.1 Gbps และ 28.05 Gbps

Stratix V GX/GS FPGA ออกแบบมาสำหรับแอพพลิเคชั่นแบ็กเพลน ตัวรับส่งสัญญาณ Stratix V GX/GS นำเสนอคุณลักษณะอีควอไลเซอร์แบบตั้งโปรแกรมได้และแบบปรับได้จำนวนมากที่ออกแบบมาเพื่อจัดการกับความท้าทายของลิงก์แบ็กเพลน ได้แก่:

  • โปรแกรมเน้นก่อนส่ง 4 แท็บ
  • อีควอไลซ์เชิงเวลา-เส้นต่อเนื่อง
  • อีควอไลเซอร์ฟีดแบ็กการตัดสินใจแบบปรับได้ (DFE)

โซลูชันเหล่านี้ออกแบบมาเพื่อให้มีความยืดหยุ่นและประสิทธิภาพสูงสุดโดยใช้พลังงานต่ำสุดในตัวรับส่งสัญญาณ FPGA เพื่อจัดการกับปัญหาต่างๆ ที่พบในแอพพลิเคชั่นแบ็กเพลน ซึ่งรวมถึงแบ็กเพลน 10GBASE-KR สำหรับข้อมูลเพิ่มเติม โปรดอ่านเอกสารทางเทคนิคของเราเกี่ยวกับ แอพพลิเคชั่นแบ็กเพลนที่มี FPGA ขนาด 28 นาโนเมตร (PDF) รวมทั้งบันทึกแอพพลิเคชั่นของเราเกี่ยวกับ การออกแบบ PCB ความเร็วสูงสำหรับแอพพลิเคชั่นแบ็กเพลน

สถาปัตยกรรม

Stratix V FPGA มีช่องรับส่งสัญญาณฟูลดูเพล็กซ์สูงสุด 66 ช่อง โดยมีตัวรับส่งสัญญาณที่อัตราข้อมูลจาก 14.1 Gbps ถึง 28.05 Gbps ให้แบนด์วิดธ์ของตัวรับส่งสัญญาณสูงถึง 930 Gbps Stratix V FPGA ให้แบนด์วิดธ์ของระบบสูงสุดที่การใช้พลังงานต่ำสุดสำหรับแอพพลิเคชั่นและโปรโตคอลที่หลากหลาย นอกจากนี้ ตัวรับส่งสัญญาณยังสอดคล้องกับโปรโตคอลที่หลากหลายและมีคุณสมบัติการปรับสภาพสัญญาณที่หลากหลายเพื่อรองรับแบ็กเพลน โมดูลออปติคัล และแอพพลิเคชั่นชิปต่อชิป ดูแผนผังตาตัวรับส่งสัญญาณของเราที่ 14.1 Gbps และ 28 Gbps ที่แสดงในรูปที่ 1 และรูปที่ 2

รูปที่ 1 แผนผังตา Stratix V GS/GX 14.1 Gbps

รูปที่ 2: แผนผังตา Stratix V GT 28 Gbps

ตัวรับส่งสัญญาณ Stratix V ยังรวมถึงทรัพย์สินทางปัญญา (IP) ที่มีการเข้ารหัสทางกายภาพแบบฝังตัว (PCS) ที่มีคุณสมบัติครบถ้วน เพื่อทำให้การออกแบบง่ายขึ้น ใช้พลังงานน้อยลง และประหยัดทรัพยากรหลักอันมีค่า ช่องตัวรับส่งสัญญาณ Stratix V FPGA ประกอบด้วยสิ่งที่แนบมากับสื่อทางกายภาพ (PMA), PCS และบล็อก IP ที่ชุบแข็งพร้อมเพิ่มความยืดหยุ่นในการตอกบัตรและช่องสัญญาณที่เป็นอิสระมากขึ้น แต่ละช่องสัญญาณมี PMA และ PCS เต็มรูปแบบ พร้อมด้วย PLL CDR แบบอะนาล็อกสำหรับรับสัญญาณโดยเฉพาะ คุณจะสามารถเข้าถึงแหล่งสัญญาณนาฬิกาส่งสัญญาณได้มากมาย รวมถึงการรองรับช่วงข้อมูลกว้างของหน่วยการคูณสัญญาณนาฬิกา (CMU) เช่นเดียวกับ PLL การส่ง LC ที่มีค่าเบี่ยงเบนต่ำ นอกจากนี้ คุณยังสามารถลดจำนวนออสซิลเลเตอร์คริสตัลแบบออฟชิปให้เหลือน้อยที่สุดโดยใช้ PLL แบบเศษส่วนใหม่ที่มีการสังเคราะห์ความถี่ที่แม่นยำ PLL ที่เป็นเศษส่วนไม่เพียงแต่สามารถสร้างทวีคูณเศษส่วนของนาฬิกาอ้างอิงเท่านั้น แต่ยังสามารถใช้เพื่อขับเคลื่อนนาฬิกาอ้างอิงของตัวรับส่งสัญญาณได้อีกด้วย รูปที่ 3 แสดงคุณลักษณะทางสถาปัตยกรรมที่สำคัญบางประการสำหรับตัวรับส่งสัญญาณ Stratix V FPGA

รูป 3 ส่วนประกอบช่องตัวรับส่งสัญญาณ Stratix V

PMA ตัวรับส่งสัญญาณ

PMA ที่ยืดหยุ่นออกแบบมาให้สอดคล้องกับโปรโตคอลและสื่อที่หลากหลาย การปรับอีควอไลเซอร์ขั้นสูง เครื่องมือวัดแบบ On-Die และการกำหนดค่าใหม่บางส่วนเป็นเพียงคุณสมบัติ PMA บางส่วนที่มีให้ในทรานส์ซีฟเวอร์ Stratix V FPGA ดูตารางที่ 1 สำหรับข้อมูลเพิ่มเติมเกี่ยวกับคุณลักษณะและความสามารถของ PMA

ตาราง 1 คุณสมบัติ PMA ตัวรับส่งสัญญาณ

คุณสมบัติ

ความสามารถ

แบ็คเพลน, ชิปต่อชิป, และการรองรับชิปต่อโมดูล สูงสุด 14.1 Gbps

Stratix V GX และ GS FPGA

รองรับชิปต่อชิปและชิปต่อโมดูลสูงสุด 28.05 Gbps

Stratix V GT FPGA

รองรับโมดูลออปติคัลพร้อมการชดเชยการกระจายแบบอิเล็กทรอนิกส์ (EDC)

XFP, SFP+, QSFP, CXP, CFP

รองรับการขับสายเคเบิล

สายเคเบิล PCI Express* (PCIe*) และแอพพลิเคชั่น eSATA

อีควอไลเซอร์เชิงเส้นเวลาต่อเนื่องแบบปรับได้ (AEQ)

การปรับอีควอไลเซอร์แบบเส้นที่ 4 เวที เพื่อรองรับช่องการลดทอนสูงที่มีประสิทธิภาพสูงและพลังงานต่ำ

DFE แบบปรับได้

อีควอไลเซอร์ดิจิทัล 5 แท็บแบบปรับได้เพื่อลดการสูญเสียและครอสทอล์ก

การกู้คืนนาฬิกาที่ใช้ PLL แบบอะนาล็อก

ความทนทานต่อการเบี่ยงเบนที่เหนือกว่า เมื่อเปรียบเทียบกับการกู้คืนนาฬิกาแบบอิงการประมาณค่าช่วง-เฟส

โปรแกรมดีซีเรียลไลซ์เซชั่นและการจัดตำแหน่งคำ

ความกว้างดีซีเรียลไลซ์เซชั่นที่ยืดหยุ่นและรูปแบบการจัดตำแหน่งคำที่กำหนดได้

ส่งอีควอไลเซอร์ (โปรแกรมเน้นก่อนส่ง)

ไดรเวอร์ส่งพร้อมโปรแกรมเน้นก่อน FIR แบบ 4 แท็บและยกเลิกการเน้นสำหรับการปฏิบัติตามโปรโตคอลภายใต้สภาวะที่สูญเสียไป

PLL วงแหวนและ LC ออสซิลเลเตอร์ทรานส์มิต

ทางเลือกของ PLL การส่งต่อช่องสัญญาณ ที่ปรับให้เหมาะสมสำหรับพลังงานต่ำสุดและช่วงการปรับจูนที่กว้าง

เครื่องมือ On-Die (จอภาพข้อมูลตา Eye Viewer)

ช่วยให้สามารถตรวจสอบความกว้างและความสูงของดาต้าอายได้โดยไม่ล่วงล้ำออนชิป

การกำหนดค่าใหม่แบบไดนามิกและบางส่วน

อนุญาตให้กำหนดค่าใหม่สำหรับช่องสัญญาณเดียวและแกนหลักได้ทันที ในขณะที่ส่วนอื่นๆ ของการออกแบบยังคงทำงานอยู่

รองรับโปรโตคอล

สอดคล้องกับโปรโตคอลมาตรฐานอุตสาหกรรมมากกว่า 50 รายการ
ดูทั้งหมด แสดงน้อยลง

รองรับตัวรับส่งสัญญาณ PCS และฮาร์ดโปรโตคอล

ลอจิกคอร์ Stratix V FPGA เชื่อมต่อกับ PCS ผ่านอินเทอร์เฟซ 8, 10, 16, 20, 32, 40, 64 หรือ 66 บิต ขึ้นอยู่กับอัตราข้อมูลและโปรโตคอลของตัวรับส่งสัญญาณ Stratix V FPGA มีบล็อก IP แบบฮาร์ดเพื่อรองรับ PCIe Gen3, Gen2 และ Gen1 รวมถึงคุณสมบัติ PCS ที่เสริมความแข็งแกร่งเพื่อรองรับอีเทอร์เน็ต 40G/100G, Interlaken, 10 Gbps Ethernet (10GbE), RapidIO* และ CPRI รูปที่ 4 แสดงรายละเอียดส่วนประกอบหลักบางส่วนใน PCS เพื่อรองรับโปรโตคอลที่หลากหลาย

รูปที่ 4 บล็อกการสร้าง PCS