ตัวรับส่งสัญญาณ Stratix® V FPGA

ตาราง 1 คุณสมบัติ PMA ตัวรับส่งสัญญาณ

คุณสมบัติ

ความสามารถ

แบ็คเพลน, ชิปต่อชิป, และการรองรับชิปต่อโมดูล สูงสุด 14.1 Gbps

Stratix V GX และ GS FPGA

รองรับชิปต่อชิปและชิปต่อโมดูลสูงสุด 28.05 Gbps

Stratix V GT FPGA

รองรับโมดูลออปติคัลพร้อมการชดเชยการกระจายแบบอิเล็กทรอนิกส์ (EDC)

XFP, SFP+, QSFP, CXP, CFP

รองรับการขับสายเคเบิล

สายเคเบิล PCI Express* (PCIe*) และแอพพลิเคชั่น eSATA

อีควอไลเซอร์เชิงเส้นเวลาต่อเนื่องแบบปรับได้ (AEQ)

การปรับอีควอไลเซอร์แบบเส้นที่ 4 เวที เพื่อรองรับช่องการลดทอนสูงที่มีประสิทธิภาพสูงและพลังงานต่ำ

DFE แบบปรับได้

อีควอไลเซอร์ดิจิทัล 5 แท็บแบบปรับได้เพื่อลดการสูญเสียและครอสทอล์ก

การกู้คืนนาฬิกาที่ใช้ PLL แบบอะนาล็อก

ความทนทานต่อการเบี่ยงเบนที่เหนือกว่า เมื่อเปรียบเทียบกับการกู้คืนนาฬิกาแบบอิงการประมาณค่าช่วง-เฟส

โปรแกรมดีซีเรียลไลซ์เซชั่นและการจัดตำแหน่งคำ

ความกว้างดีซีเรียลไลซ์เซชั่นที่ยืดหยุ่นและรูปแบบการจัดตำแหน่งคำที่กำหนดได้

ส่งอีควอไลเซอร์ (โปรแกรมเน้นก่อนส่ง)

ไดรเวอร์ส่งพร้อมโปรแกรมเน้นก่อน FIR แบบ 4 แท็บและยกเลิกการเน้นสำหรับการปฏิบัติตามโปรโตคอลภายใต้สภาวะที่สูญเสียไป

PLL วงแหวนและ LC ออสซิลเลเตอร์ทรานส์มิต

ทางเลือกของ PLL การส่งต่อช่องสัญญาณ ที่ปรับให้เหมาะสมสำหรับพลังงานต่ำสุดและช่วงการปรับจูนที่กว้าง

เครื่องมือ On-Die (จอภาพข้อมูลตา Eye Viewer)

ช่วยให้สามารถตรวจสอบความกว้างและความสูงของดาต้าอายได้โดยไม่ล่วงล้ำออนชิป

การกำหนดค่าใหม่แบบไดนามิกและบางส่วน

อนุญาตให้กำหนดค่าใหม่สำหรับช่องสัญญาณเดียวและแกนหลักได้ทันที ในขณะที่ส่วนอื่นๆ ของการออกแบบยังคงทำงานอยู่

รองรับโปรโตคอล

สอดคล้องกับโปรโตคอลมาตรฐานอุตสาหกรรมมากกว่า 50 รายการ