Fractional PLL

ลูปล็อกเฟสเศษส่วน (fPLL) นำเสนอคุณลักษณะทั้งหมดที่มีใน Intel® FPGA PLL รุ่นก่อนหน้า คุณสามารถค้นหา fPLL ได้ในอุปกรณ์ 28-nm ของ Intel FPGA รวมถึง Stratix® V, Arria® V และ Cyclone® V FPGA ความสามารถใหม่แสดงไว้ในตารางที่ 1

ตารางที่ 1: ความสามารถใหม่ที่ให้บริการโดย fPLL

คำอธิบายลักษณะเด่น

fPLL ใน FPGA 28 นาโนเมตร

การสังเคราะห์ความถี่เศษส่วนที่แม่นยำ

การแทนที่ VCXO

การเปลี่ยนออสซิลเลเตอร์นาฬิกาอ้างอิง

ตัวรับส่งสัญญาณ ส่ง PLL

การสังเคราะห์ความถี่เศษส่วนที่แม่นยำ

นวัตกรรมที่สำคัญในอุปกรณ์ 28 นาโนเมตรของเราคือการรวม fPLL เข้ากับสถาปัตยกรรมของอุปกรณ์ PLL วัตถุประสงค์ทั่วไปทั้งหมดถูกนำมาใช้เป็น fPLL ซึ่งสามารถสังเคราะห์ความถี่เศษส่วนขั้นสูงได้ เช่นเดียวกับการคูณ M/N มาตรฐาน ขึ้นอยู่กับความหนาแน่นของอุปกรณ์ มีมากถึง 32 fPLL สำหรับการใช้งานทั่วไป รูปที่ 1 แสดงบล็อกไดอะแกรมของ fPLL

รูปที่ 1: Delta-Sigma เศษส่วน fPLL

ในการใช้งาน fPLL ตัวโมดูเลเตอร์ delta-sigma จะถูกเปิดใช้งาน ซึ่งช่วยให้ตัวแบ่งผลป้อนกลับ M ใช้ค่าเศษส่วน ซึ่งช่วยให้สังเคราะห์ความถี่ได้อย่างแม่นยำ เมื่อใช้เป็น M/N PLL มาตรฐาน ทั้งค่า M และ N จะเป็นจำนวนเต็ม และโมดูเลเตอร์ delta-sigma ถูกปิดใช้งาน

การเปลี่ยน Crystal Oscillators ที่ควบคุมด้วยแรงดันไฟฟ้า

แอพพลิเคชั่นทรานสปอนเดอร์มัลติเพล็กซิ่งทรานสปอนเดอร์ (muxponder) ของ Optical Transport Network (OTN) โดยทั่วไปต้องการ VCXO ราคาแพงที่สังเคราะห์ความถี่ไคลเอนต์ต่างๆ จากข้อมูลที่ฝังอยู่ในสตรีมข้อมูลรวม fPLL ได้รับการออกแบบมาเพื่อแทนที่ VCXO เหล่านี้ ส่งผลให้เป็นโซลูชันที่รวมค่าใช้จ่ายสูงและมีประสิทธิภาพ ดังที่แสดงในรูปที่ 2 ข้อมูลความถี่ไคลเอ็นต์ในสตรีมข้อมูลรวมใช้เพื่อควบคุมโมดูเลเตอร์ delta-sigma ใน fPLL เพื่อให้สามารถสังเคราะห์ความถี่ของอัตราบรรทัดไคลเอ็นต์ที่ต้องการได้อย่างแม่นยำ

รูปที่ 2: การใช้ Delta-Sigma fPLL ใน OTN Multiplexer Transponder (Stratix V)

การเปลี่ยนออสซิลเลเตอร์นาฬิกาอ้างอิง

ระบบที่มีโปรโตคอลการสื่อสารซีเรียลต้องการแหล่งสัญญาณนาฬิกาอ้างอิงที่แม่นยำที่ปลายทั้งสองด้านของลิงก์ซีเรียล โดยปกติ นาฬิกาอ้างอิงเหล่านี้ถูกสร้างขึ้นโดยใช้คริสตัลออสซิลเลเตอร์หลายตัวบนแผงวงจร ใน FPGA ขนาด 28 นาโนเมตรของเรา สามารถใช้ความสามารถในการสังเคราะห์ความถี่ที่แม่นยำของ fPLL เพื่อแทนที่ออสซิลเลเตอร์นาฬิกาอ้างอิงเหล่านี้ รูปที่ 3 แสดงแอพพลิเคชั่นที่ใช้ Stratix V FPGA ซึ่งการอ้างอิงความถี่ระดับบอร์ดหลายรายการ (OSC_1 ถึง OSC_n) สามารถแทนที่ด้วยการอ้างอิงความถี่เดียว (OSC) และ fPLL บนชิปหลายตัวที่สังเคราะห์ความถี่สัญญาณนาฬิกาอ้างอิงที่ต้องการ

รูปที่ 3: การใช้ Delta-Sigma fPLL เพื่อสังเคราะห์นาฬิกาอ้างอิงที่แม่นยำ

Transceiver Transmit PLL

ที่อัตราข้อมูลสูงสุด 3.75 Gbps fPLL สามารถใช้โดยตรงเป็นตัวรับส่งสัญญาณ PLL ซึ่งเพิ่มจำนวน PLL การส่งทั้งหมดที่มีอยู่ในอุปกรณ์แต่ละเครื่อง ที่อัตราข้อมูลที่สูงกว่า 3.75 Gbps สามารถใช้ fPLL เพื่อสังเคราะห์นาฬิกาอ้างอิงซึ่งจะถูกนำไปใช้ผ่านคาสเคดิ้ง PLL ไปยัง PLL ที่ส่งข้อมูลความเร็วสูง