Stratix® V FPGAs: มอบการบูรณาการระบบสูงสุด

ตาราง 1 ฟังก์ชัน Hard IP ที่สร้างขึ้นด้วยบล็อก HardCopy แบบฝัง

โปรโตคอล

แอพพลิเคชั่น

PCIe Gen3, Gen2, Gen1

PHY/MAC ดาต้าลิงก์ ชั้นธุรกรรม

40G/100G

MLD/PCS – กล่องอุปกรณ์, บล็อคซิงค์
เครื่องหมายการจัดตำแหน่ง จัดลำดับช่องเสมือนใหม่
บัฟเฟอร์ async/deskew, บล็อกสตริปเปอร์/ดีสตริปเปอร์
สแกรมเบลอร์/ดีสแกรมเบลอร์

ตาราง 2 บล็อก IP ฮาร์ดในตัวในตัวรับส่งสัญญาณและ Core

โปรโตคอล

แอพพลิเคชั่น

Hard IP ต่อช่องสัญญาณรับส่งสัญญาณ (PCS)

Interlaken

กล่องเครื่องมือ, บล็อกซิงค์, 64B/67B, ซิงค์เฟรม,
สแกรมเบลอร์/ดีสแกรมเบลอร์, CRC-32,
async buffer/deskew

10 Gigabit Ethernet (GbE) (10GBASE-R)

กล่องเครื่องมือ, บล็อกซิงก์, สแกรมเบลอร์/ดีสแกรมเบลอร์,
64B/66B, ตัวจับคู่อัตรา

PCIe Gen3, Gen2, Gen1

Word aligner, สถานะเครื่อง เลนซิงค์, deskew,
ตัวจับคู่อัตรา, 8B/10B, กล่องเครื่องมือ, 128B/130B, PIPE-8/16/32

Serial RapidIO® 2.0

Word aligner, เครื่องสถานะ เลนซิงค์, deskew, ตัวจับคู่อัตรา, 8B/10B

CPRI/OBSAI

Word aligner, บิต สลิป (เวลาแฝงตัวกำหนด), 8B/10B

Core Hard IP

DSP

สูงสุด 3,510 บล็อก DSP ที่มีประสิทธิภาพสูงและมีความแม่นยำแบบปรับได้ใหม่สูงสุด 3,510 ตัวในคอร์

หน่วยความจำแบบฝัง

บล็อกหน่วยความจำแบบฝังสูงสุด 2,560 M20K

ตาราง 3 การใช้การประหยัดอินเตอร์ลาเคน

IP ที่แข็งแกร่งสำหรับโปรโตคอล

การออมองค์ประกอบลอจิก

24 ช่องสัญญาณ Interlaken

120K

2 PCIe Gen3 x8 คอร์

250K

ประหยัดทั้งหมด LE

370K