Stratix® V FPGAs: มอบการบูรณาการระบบสูงสุด

เนื่องจาก Stratix V FPGA ช่วยให้บูรณาการระบบได้ในระดับสูงสุด คุณจึงได้รับฟังก์ชันการทำงานที่เพิ่มขึ้นใน FPGA ที่มีขนาดเล็กลง ซึ่งช่วยลดพลังงานและค่าใช้จ่าย ในที่นี้ เราจะพูดถึงนวัตกรรม Stratix V จำนวนหนึ่งที่ทำให้การบูรณาการในระดับนี้เป็นไปได้

บล็อก HardCopy* แบบฝัง

บล็อก HardCopy® แบบฝังคือบล็อกทรัพย์สินทางปัญญา (IP) ที่ปรับแต่งได้ซึ่งใช้ความสามารถ HardCopy ASIC เฉพาะของ Intel® FPGA นวัตกรรมนี้เพิ่มความสามารถ FPGA อย่างมากโดย:

  • ความหนาแน่นเพิ่มขึ้นอย่างมากต่อพื้นที่
  • มีเกทมากถึง 14.3 ล้านเกท หรือองค์ประกอบลอจิก (LE) มากถึง 1.19 ล้านรายการ
  • เพิ่มประสิทธิภาพและลดกำลังลง

บล็อก HardCopy แบบฝังใช้เพื่อเสริมความแข็งแกร่งให้กับฟังก์ชันแบบมาตรฐานหรือแบบเน้นตรรกะ เช่น โปรโตคอลอินเทอร์เฟซ ฟังก์ชันเฉพาะแอพพลิเคชั่น และฟังก์ชัน IP แบบกำหนดเองที่เป็นกรรมสิทธิ์ ดูรูปที่ 1 สำหรับแผนผังของบล็อก HardCopy แบบฝัง

รูปที่ 1 บล็อกฮาร์ดก็อบปี้แบบฝังที่ปรับแต่งได้

Intel FPGA ได้ใช้บล็อกฮาร์ดก็อบปี้แบบฝังเพื่อสร้างคลาสใหม่ของ Stratix V ที่กำหนดเป้าหมายแอพพลิเคชั่นซึ่งปรับให้เหมาะสมสำหรับ:

  • แอพพลิเคชั่นและโปรโตคอลที่เน้นแบนด์วิดธ์เป็นหลัก รวมถึง PCI* Express (PCIe*) Gen3, Gen2 และ Gen1
  • แอพพลิเคชั่นที่ต้องใช้ข้อมูลมากสำหรับ 40G/100G และอื่นๆ

บล็อกที่แข็งแกร่งสำหรับแอพพลิเคชั่นและโปรโตคอลเหล่านี้แสดงไว้ในตารางที่ 1

ตาราง 1 ฟังก์ชัน Hard IP ที่สร้างขึ้นด้วยบล็อก HardCopy แบบฝัง

โปรโตคอล

แอพพลิเคชั่น

PCIe Gen3, Gen2, Gen1

PHY/MAC ดาต้าลิงก์ ชั้นธุรกรรม

40G/100G

MLD/PCS – กล่องอุปกรณ์, บล็อคซิงค์
เครื่องหมายการจัดตำแหน่ง จัดลำดับช่องเสมือนใหม่
บัฟเฟอร์ async/deskew, บล็อกสตริปเปอร์/ดีสตริปเปอร์
สแกรมเบลอร์/ดีสแกรมเบลอร์
ดูทั้งหมด แสดงน้อยลง

บล็อก IP ฮาร์ดในตัวในตัวรับส่งสัญญาณและ Core

Stratix V FPGA เสริมความแข็งแกร่งให้กับฟังก์ชันดิจิทัลที่เฉพาะเจาะจงในเลเยอร์ย่อยการเข้ารหัสทางกายภาพ (PCS) ต่อช่องสัญญาณของตัวรับส่งสัญญาณสำหรับโปรโตคอลหลักจำนวนหนึ่งที่ใช้ในแอพพลิเคชั่นแบ็คเพลน ไลน์การ์ด และชิปต่อชิป นอกจากนี้ FPGA Core ยังมีบล็อก IP แบบแข็ง เช่น การประมวลผลสัญญาณดิจิทัลแบบปรับค่าได้ (DSP) และบล็อกหน่วยความจำสำหรับแอพพลิเคชั่นที่มีประสิทธิภาพสูง ดูตารางที่ 2

ตาราง 2 บล็อก IP ฮาร์ดในตัวในตัวรับส่งสัญญาณและ Core

โปรโตคอล

แอพพลิเคชั่น
Hard IP ต่อช่องสัญญาณรับส่งสัญญาณ (PCS)

Interlaken

กล่องเครื่องมือ, บล็อกซิงค์, 64B/67B, ซิงค์เฟรม,
สแกรมเบลอร์/ดีสแกรมเบลอร์, CRC-32,
async buffer/deskew

10 Gigabit Ethernet (GbE) (10GBASE-R)

กล่องเครื่องมือ, บล็อกซิงก์, สแกรมเบลอร์/ดีสแกรมเบลอร์,
64B/66B, ตัวจับคู่อัตรา

PCIe Gen3, Gen2, Gen1

Word aligner, สถานะเครื่อง เลนซิงค์, deskew,
ตัวจับคู่อัตรา, 8B/10B, กล่องเครื่องมือ, 128B/130B, PIPE-8/16/32

Serial RapidIO® 2.0

Word aligner, เครื่องสถานะ เลนซิงค์, deskew, ตัวจับคู่อัตรา, 8B/10B

CPRI/OBSAI

Word aligner, บิต สลิป (เวลาแฝงตัวกำหนด), 8B/10B
Core Hard IP

DSP

สูงสุด 3,510 บล็อก DSP ที่มีประสิทธิภาพสูงและมีความแม่นยำแบบปรับได้ใหม่สูงสุด 3,510 ตัวในคอร์

หน่วยความจำแบบฝัง

บล็อกหน่วยความจำแบบฝังสูงสุด 2,560 M20K
ดูทั้งหมด แสดงน้อยลง

ในการวิเคราะห์การใช้งานจริงของลูกค้า เราพบว่าการใช้ Interlaken 24 ช่องสัญญาณและ 2 PCIe Gen3 x8 คอร์ Stratix V FPGA ที่มี 240K LE จะเทียบเท่ากับ FPGA แบบเดิมที่มี 610K LE ดูรูปที่ 2

รูปที่ 2: ประหยัด LE ด้วยการใช้งานอินเทอร์ลาเคน

การใช้ Interlaken 24 ช่องช่วยประหยัด LE 120K ใน PCS การใช้ฟังก์ชัน IP แบบฮาร์ด IP ของ PCIe Gen3 x8 สองรายการจะช่วยประหยัด LE ได้ประมาณ 250K และหน่วยความจำที่เกี่ยวข้อง เมื่อรวมกันแล้ว ประหยัดได้ทั้งหมด 370K LE เมื่อพิจารณาแล้ว คุณสามารถใช้ FPGA ที่เล็กกว่าสำหรับแอพพลิเคชั่นของคุณ ซึ่งลดต้นทุนและการใช้พลังงาน หรือรวมฟังก์ชันการทำงานเพิ่มเติมไว้ในชิปตัวเดียว ดูตารางที่ 3

ตาราง 3 การใช้การประหยัดอินเตอร์ลาเคน

IP ที่แข็งแกร่งสำหรับโปรโตคอล

การออมองค์ประกอบลอจิก

24 ช่องสัญญาณ Interlaken

120K

2 PCIe Gen3 x8 คอร์

250K

ประหยัดทั้งหมด LE

370K
ดูทั้งหมด แสดงน้อยลง