ภาพรวมของตัวรับส่งสัญญาณ: Stratix® IV FPGA

Stratix IV GT และ Stratix IV GX FPGA ที่มีตัวรับส่งสัญญาณแบบฝังให้แบนด์วิดธ์ของระบบและประสิทธิภาพด้านพลังงานที่ก้าวล้ำสำหรับแอพพลิเคชั่นระดับไฮเอนด์ ซึ่งช่วยให้คุณสามารถสร้างสรรค์สิ่งใหม่ๆ ได้โดยไม่ต้องประนีประนอม ตัวรับส่งสัญญาณใช้เทคโนโลยี 40 นาโนเมตรและมีคุณสมบัติหลายประการที่ช่วยให้มั่นใจได้ถึงประสิทธิภาพค่าเบี่ยงเบนที่ยอดเยี่ยมรวมกับความสมบูรณ์ของสัญญาณที่เหนือกว่าสำหรับทั้งแบ็คเพลนและแอพพลิเคชั่นชิปต่อชิป ต่อยอดจากความสำเร็จของตัวรับส่งสัญญาณ Stratix® II GX, ตัวรับส่งสัญญาณ Stratix IV GT FPGA และ Stratix IV GX FPGA รองรับมาตรฐานที่เกิดขึ้นใหม่และโปรโตคอลอนุกรมที่เป็นกรรมสิทธิ์ ตัวรับส่งสัญญาณมีบล็อกดิจิทัลหลายตัวที่คุณสามารถกำหนดค่าเพื่อทำให้การใช้งานโปรโตคอลเหล่านี้ง่ายขึ้น

คุณสมบัติตัวรับส่งสัญญาณที่สำคัญ

  • ตัวรับส่งสัญญาณสูงสุด 24 ตัวที่รองรับ 9.95 ถึง 11.3 Gbps รวมถึงตัวรับส่งสัญญาณอีก 24 ตัวที่รองรับ 2.5 ถึง 6.375 และ 2.5 ถึง 8.5 Gbps ใน Stratix IV GT FPGA
  • ตัวรับส่งสัญญาณสูงสุด 32 ตัวพร้อมการกู้คืนข้อมูลนาฬิกา (CDR) ที่รองรับอัตราข้อมูลจาก 600 Mbps ถึง 8.5 Gbps บวกกับตัวรับส่งสัญญาณอีก 16 ตัวพร้อม CDR รองรับอัตราข้อมูลจาก 600 Mbps ถึง 6.5 Gbps ใน Stratix IV GX FPGA
  • แรงดันไฟขาออกส่วนต่างที่ตั้งโปรแกรมได้แบบไดนามิก (VOD) และการตั้งค่าการเน้นล่วงหน้าเพื่อความสมบูรณ์ของสัญญาณที่ดีขึ้น
  • อีควอไลเซอร์ตัวรับ 4 ระดับที่ควบคุมโดยผู้ใช้หรือแบบปรับได้ด้วยอัตราขยายสูงสุด 17 dB เพื่อชดเชยการสูญเสียที่ขึ้นกับความถี่ในตัวกลางทางกายภาพ
  • รองรับมาตรฐานซีเรียลที่มี CDR รวมถึง อีเธอร์เน็ต 40/100G IEEE 802.3ba, PCI Express, Serial RapidIO*, Gigabit Ethernet (GbE), XAUI/HiGig, the Optical Internetworking Forum (OIF) CEI-6G, Interlaken, SFI-5, GPON, SONET, CPRI, OBSAI, Fibre Channel, HyperTransport*, SDI, และ Intel® FPGA SerialLite II
  • รองรับโหมดพื้นฐานกว้างเดียวและกว้างสองเท่าเพื่อใช้โปรโตคอลที่กำหนดเอง
  • ปิดเครื่องส่งและตัวรับทีละตัวเพื่อลดการใช้พลังงานระหว่างที่ไม่ได้ใช้งาน
  • ตัวต้านทานการสิ้นสุดออนชิปที่เลือกได้เพื่อความสมบูรณ์ของสัญญาณที่ดีขึ้นบนสื่อการส่งสัญญาณที่หลากหลาย
  • อินเทอร์เฟซตัวรับส่งสัญญาณไปยัง FPGA ที่ตั้งโปรแกรมได้รองรับการถ่ายโอนข้อมูล 8, 10, 16, 20, 32 และ 40 บิต
  • ตัวระบุเครื่องรับสัญญาณขาดหาย
  • การทดสอบตัวเองในตัว (BIST)
  • ความสมบูรณ์ของสัญญาณ Plug & Play พร้อมวงจรป้องกันการเสียบ/ถอดแบบร้อน
  • การกำหนดค่าใหม่แบบไดนามิกของตัวรับส่งสัญญาณเพื่อรองรับโปรโตคอลหลายตัวและอัตราข้อมูลในช่องเดียวกันโดยไม่ต้องตั้งโปรแกรม FPGA ใหม่
  • ตัวรับส่งสัญญาณแต่ละตัวมีอินพุตลูปล็อกเฟส (PLL) สองช่องและตัวแบ่งนาฬิกาอิสระเพื่อให้อัตรานาฬิกาแตกต่างกันสำหรับแต่ละช่อง
  • การผกผันขั้วทั่วไปสำหรับโหมดพื้นฐานและการผกผันขั้วเฉพาะสำหรับ PCI Express
  • ตัวจับคู่อัตรา ตัวตรวจจับรูปแบบ และตัวปรับแนวคำด้วยรูปแบบที่ตั้งโปรแกรมได้
  • วงจรเฉพาะที่สอดคล้องกับอินเทอร์เฟซทางกายภาพสำหรับ PCI Express (PIPE), XAUI และ GbE
  • อินเทอร์เฟซ PIPE เชื่อมต่อโดยตรงกับทรัพย์สินทางปัญญา (IP) ของ PCI Express Gen1 (2.5 Gbps) และ Gen2 (5.0 Gbps) หรือ IP แบบซอฟต์
  • การจัดลำดับไบต์ในตัวเพื่อให้เฟรมหรือแพ็คเก็ตเริ่มในเลนไบต์ที่รู้จักเสมอ
  • ตัวเข้ารหัส/ตัวถอดรหัส 8B/10B ดำเนินการเข้ารหัส 8 บิตถึง 10 บิตและถอดรหัส 10 บิตถึง 8 บิต
  • บัฟเฟอร์ FIFO ที่จับคู่อัตราที่ตรงกันจะซิงโครไนซ์ข้อมูลที่ได้รับกับนาฬิกาอ้างอิงในเครื่องอีกครั้ง
  • บัฟเฟอร์ FIFO ชดเชยเฟสทำการแปลโดเมนนาฬิการะหว่างบล็อกตัวรับส่งสัญญาณและอาร์เรย์ลอจิก

แผนภาพบล็อก

รูปที่ 1 แสดงแผนภาพบล็อกของตัวรับส่งสัญญาณ Stratix IV GX FPGA ทั้ง ไฟล์แนบสื่อทางกายภาพ (PMA) และ เลเยอร์ย่อยการเข้ารหัสทางกายภาพ (PCS) บล็อกภายใน PCS สามารถข้ามได้ ขึ้นอยู่กับความต้องการของคุณ

รูปที่ 1 ตัวรับส่งสัญญาณ Stratix IV GX FPGA, PMA และบล็อกไดอะแกรม PCS

ตัวรับส่งสัญญาณ Stratix IV ประกอบด้วยวงจรเฉพาะเพื่อใช้โปรโตคอลมาตรฐานและกรรมสิทธิ์ซึ่งทำงานระหว่าง 600 Mbps ถึง 8.5 Gbps ในตัวแปร Stratix IV GX และ 2.5 ถึง 11.3 Gbps ในตัวแปร Stratix IV GT ตัวรับส่งสัญญาณยังสามารถรองรับอัตราข้อมูลที่ต่ำถึง 270 Mbps โดยใช้การสุ่มตัวอย่างมากเกินไป ซึ่งเป็นสิ่งสำคัญเมื่อรองรับโปรโตคอลและโปรโตคอลรุ่นเก่าที่มีอัตราข้อมูลหลายอัตรา เมื่อเสริมด้วยตัวรับส่งสัญญาณ Intel FPGA IP, Stratix IV GT FPGA และ Stratix IV GX FPGA จะเป็นโซลูชันที่สมบูรณ์และมีความเสี่ยงต่ำสำหรับการใช้งานโปรโตคอลอนุกรม