ตัวรับส่งสัญญาณ Stratix® IV GX: PMA

Stratix IV GX FPGA นำเสนอโซลูชั่นที่แข็งแกร่งสำหรับการเชื่อมต่อแบบอนุกรมความเร็วสูงพร้อมตัวรับส่งสัญญาณที่ให้ความสมบูรณ์ของสัญญาณที่เหนือกว่า ตัวรับส่งสัญญาณเหล่านี้มีทั้ง Physical Medium Attachment (PMA) และPhysical Coding Sublayer (PCS) และได้รับการออกแบบมาเพื่อให้มีประสิทธิภาพค่าเบี่ยงเบน ในขณะที่ลดพลังงาน ค่าใช้จ่าย และสัญญาณรบกวนจากสวิตชิ่งพร้อมกัน (SSN)

ฟังก์ชัน PMA ที่ใช้ในวงจรแอนะล็อกประกอบด้วย:

  • โปรแกรมเน้นก่อนและอีควอไลซ์
  • Clock Data Recovery (CDR)
  • ซีเรียลไลเซอร์/ดีซีเรียลไลเซอร์ (SERDES)
  • บัฟเฟอร์ I/O

รูปที่ 1 แสดงส่วนย่อย PMA ของตัวรับส่งสัญญาณ

โปรแกรมเน้นก่อนและอีควอไลซ์แบบปรับได้ช่วยลดต้นทุนและเพิ่มความสมบูรณ์ของสัญญาณ

การใช้โปรแกรมเน้นก่อนและอีควอไลซ์แบบปรับได้ใน Stratix IV GX FPGA ช่วยลดต้นทุนของบอร์ดโดยลดความต้องการวัสดุและเลย์เอาต์ของบอร์ดที่มีราคาแพงให้น้อยที่สุด แฟบริก FR-4 PCB ราคาถูกมีแนวโน้มที่จะลดทอนส่วนประกอบความถี่สูงของสัญญาณอัตราขอบที่รวดเร็ว ที่ความเร็วประมาณ 6 Gbps ขึ้นไป เอฟเฟกต์จะรุนแรงและอาจทำให้ตาสัญญาณหายไปโดยสิ้นเชิง ซึ่งส่งผลให้ข้อมูลสูญหาย

อุปกรณ์ Stratix IV GX มีทั้งโปรแกรมเน้นก่อนและอีควอไลซ์แบบปรับได้เพื่อเอาชนะการสูญเสียเหล่านี้และเพิ่มความสมบูรณ์ของสัญญาณ คุณสามารถกำหนดค่าวงจรเน้นก่อนกับหลายระดับ ขึ้นอยู่กับข้อกำหนดของระบบ การปรับรูปคลื่นเพื่อปรับปรุงสัญญาณความถี่สูง อุปกรณ์ Stratix IV GX ยังมีช่วงกว้าง (17dB) ของอีควอไลซ์ไดนามิกเพื่อช่วยเอาชนะการสูญเสียของบอร์ดเมื่อสัญญาณถูกลดทอนที่ตัวรับ อีควอไลเซอร์สามารถกำหนดค่าให้ทำงานแบบปรับได้ โดยที่การตั้งค่าอีควอไลเซอร์ที่เหมาะสมที่สุดจะถูกเลือกโดยอัตโนมัติและปรับอย่างต่อเนื่องตามแชนเนลหรือด้วยตนเอง โดยที่ผู้ใช้เลือกหนึ่งใน 16 ระดับขึ้นอยู่กับข้อกำหนดของระบบ

โปรแกรมเน้นก่อนและอีควอไลซ์สามารถเปลี่ยนได้ในขณะที่ระบบกำลังทำงานหรือเมื่อกำหนดค่าการ์ดหลังจากที่เสียบเข้าไปในแบ็คเพลน คุณสมบัติเหล่านี้ยังสามารถใช้ระหว่างการทดลองใช้งานภาคสนามสำหรับการตั้งค่าระบบและเพื่อยืนยันผลการจำลอง รูปที่ 2 แสดงให้เห็นว่าโปรแกรมเน้นก่อนและอีควอไลซ์ช่วยปรับปรุงความสมบูรณ์ของสัญญาณอย่างมากในไดอะแกรมสายตาระยะใกล้ 6.375 Gbps อย่างไร

รูปที่ 2: แผนภาพสายตาระยะใกล้ 6.375 Gbps

ความยืดหยุ่นที่ไม่เคยมีมาก่อนนี้ทำให้คุณสามารถควบคุมระบบได้ ซึ่งช่วยให้คุณสามารถตัดสินใจออกแบบเพื่อลดต้นทุนและเพิ่มความสมบูรณ์ของสัญญาณ

รองรับมาตรฐานอนุกรมที่มี CDR

แต่ละบล็อก CDR ของตัวรับมีเฟสล็อกลูป (PLL) ที่ไม่ซ้ำกันเพื่อให้สามารถรับข้อมูลได้อย่างถูกต้องและแก้ไขการเอียงระหว่างช่องสัญญาณที่เกิดจากสายส่งซึ่งจำเป็นต้องมีตัวรับส่งสัญญาณมากกว่าหนึ่งตัวสำหรับโปรโตคอลเฉพาะ CDR แยกนาฬิกาออกจากสตรีมข้อมูลอนุกรมที่เข้ามาและจัดเตรียมนาฬิกาที่กู้คืนมาซึ่งสุ่มตัวอย่างสตรีมข้อมูลอนุกรมและนาฬิกาดีซีเรียลไลเซอร์ ตัวรับส่งสัญญาณ Stratix IV GX ใช้เทคนิค CDR เพื่อรองรับมาตรฐานซีเรียล เช่น PCI Express, Serial RapidIO*, Gigabit Ethernet (GbE), XAUI/HiGig, Optical Internetworking Forum (OIF) CEI-6G, Interlaken, SFI-5, GPON, SONET , CPRI, OBSAI, Fibre Channel, HyperTransport*, SDI และ Intel® FPGA SerialLite II

PLL ตัวรับส่งสัญญาณที่ยืดหยุ่นและโหมดการตอกบัตร

Stratix IV GX FPGA จัดเรียงตัวรับส่งสัญญาณในบล็อกที่มีตัวรับส่งสัญญาณสี่หรือหกตัว บล็อกตัวรับส่งสัญญาณสามารถขับเคลื่อนด้วยแหล่งสัญญาณนาฬิกาที่แตกต่างกันสองแหล่ง โดยแต่ละแหล่งสามารถเข้าถึง PLL การส่งคู่หนึ่งได้ นาฬิกาและ PLL ร่วมกันรองรับอัตราข้อมูลที่แตกต่างกันสี่อัตราภายในบล็อกตัวรับส่งสัญญาณเดียว ซึ่งช่วยให้บล็อกรองรับโปรโตคอลหลายตัวหากจำเป็น สถาปัตยกรรม PLL คู่ช่วยลดการกระจายพลังงานได้อย่างมากเมื่อเทียบกับการใช้ PLL เดียวที่พบในอุปกรณ์คู่แข่ง

บัฟเฟอร์ I/O แบบดิฟเฟอเรนเชียลพร้อมการตั้งค่าที่ควบคุมได้แบบไดนามิก

การตั้งค่าบัฟเฟอร์อุปกรณ์สำหรับอุปกรณ์ Stratix IV GX สามารถควบคุมได้แบบไดนามิก ซึ่งช่วยให้คุณปรับการตั้งค่าได้ในขณะที่ตัวรับส่งสัญญาณกำลังทำงาน ตัวอย่างเช่น ความสามารถในการกำหนดค่าใหม่แบบไดนามิก โปรแกรมเน้นก่อนและความสามารถของอีควอไลซ์ปรับแต่งสัญญาณข้อมูลเพื่อชดเชยการเสื่อมสภาพของสัญญาณทั่วทั้งสื่อส่งสัญญาณ การตั้งค่า VOD ที่ตั้งโปรแกรมได้แบบไดนามิกที่หลากหลายช่วยให้มั่นใจได้ว่าความแรงของไดรฟ์จะสอดคล้องกับอิมพีแดนซ์ของสายและความยาวในการติดตาม นอกจากนี้ การสิ้นสุดออนชิปแบบดิฟเฟอเรนเชียลยังให้การสิ้นสุดบัฟเฟอร์ตัวรับและตัวส่งสัญญาณที่เหมาะสมสำหรับสัญญาณที่มีประสิทธิภาพปานกลาง

ออกแบบมาให้ใช้พลังงานต่ำ

ตัวรับส่งสัญญาณมักใช้ในการเชื่อมต่อแบ็คเพลนและระหว่างบอร์ด ในที่ซึ่งระบายความร้อนได้ยาก ดังนั้นจึงเป็นเรื่องสำคัญที่ตัวรับส่งสัญญาณจะต้องมีการใช้พลังงานน้อยที่สุด ตัวรับส่งสัญญาณ Stratix IV GX ได้รับการออกแบบมาเพื่อรองรับช่วงข้อมูลเป้าหมาย ซึ่งตรงตาม "จุดที่เหมาะสม" ของแอพพลิเคชั่นและข้อกำหนดของโปรโตคอล วิธีการที่ตั้งเป้านี้ รวมกับเส้นทางข้อมูลและการตอกบัตรที่ปรับให้เหมาะสม หมายความว่าตัวรับส่งสัญญาณภายใน Stratix IV GX FPGA ใช้พลังงานน้อยกว่าโซลูชันคู่แข่งมาก ซึ่งช่วยประหยัดได้มาก เนื่องจากแอพพลิเคชั่นประสิทธิภาพสูงจำนวนมากต้องการตัวรับส่งสัญญาณหลายตัวเพื่อให้เป็นไปตามข้อกำหนดแบนด์วิดท์ กำลังไฟ PMA ทั่วไปคือ 100 mW ที่ 3.2 Gbps, 135 mW ที่ 6.375 Gbps และ 165 mW ที่ 8.5 Gbps

ปรับให้เหมาะสมสำหรับ SSN ขั้นต่ำ

I/O ความเร็วสูงและอินเทอร์เฟซบัสความเร็วสูงแบบกว้างกำหนดให้คุณลดสัญญาณรบกวนการสลับพร้อมกัน (SSN) ให้น้อยที่สุดเพื่อให้ได้ความสมบูรณ์ของสัญญาณสูง

Stratix IV GX FPGA สร้างขึ้นจากการออกแบบบรรจุภัณฑ์ที่ให้ภูมิคุ้มกันที่สูงมากต่อ SSN อุปกรณ์เหล่านี้ใช้อัตราส่วนพินกำลังกราวด์ของสัญญาณที่ก้าวร้าวเพื่อลดผลกระทบของ SSN และเพื่อพิจารณาตัวรับส่งสัญญาณที่ฝังอยู่ สิ่งนี้ทำให้มั่นใจได้ว่าอุปกรณ์ Stratix IV GX นำเสนอโซลูชัน SSN ที่คงทนอย่างยิ่ง