ตัวรับส่งสัญญาณ Stratix® IV GX: PCS

Stratix IV GX FPGAs มีฟังก์ชันดิจิทัลเฉพาะเพื่อให้เป็นไปตามข้อกำหนดทางกายภาพของเลเยอร์ย่อยการเข้ารหัส (PCS) สำหรับโปรโตคอลหลักจำนวนหนึ่งที่ใช้ในแอพพลิเคชั่นแบ็คเพลน ไลน์การ์ด และชิปต่อชิป บล็อกดิจิทัลเหล่านี้ได้รับการปรับให้เหมาะสมสำหรับการรองรับโปรโตคอลที่ได้รับการปรับปรุง ซึ่งลดจำนวนทรัพยากรที่จำเป็นในอุปกรณ์เพื่อนำเลเยอร์ทางกายภาพของโปรโตคอลไปใช้ในขณะที่ยังคงรักษาโซลูชันที่ใช้พลังงานต่ำ เมื่อรวมกับทรัพย์สินทางปัญญาที่เฉพาะเจาะจง (IP) และการออกแบบอ้างอิง บล็อกสามารถให้โซลูชันโปรโตคอลที่สมบูรณ์ โดยทั้งช่วยลดความซับซ้อนของการออกแบบที่อาจซับซ้อนและลดความเสี่ยงของโครงการ ตารางที่ 1 แสดงโปรโตคอลหลักที่ Stratix IV GX FPGA รองรับ

ตาราง 1 รองรับโปรโตคอล Stratix IV GX

โปรโตคอล

อัตราการถ่ายโอนข้อมูล

โซลูชันที่สมบูรณ์

PCI Express* Gen1

2.5 Gbps

IP

PCI Express Gen2

5.0 Gbps

IP

Serial RapidIO*

1.25, 2.5, 3.125 Gbps

IP

SerialLite II

622 Mbps–6.375 Gbps

IP

OIF CEI-6G

4.976 Gbps–6.375 Gbps

-

10-Gigabit อีเธอร์เน็ต XAUI

3.125 Gbps

IP

HiGig

3.75 Gbps

IP

GPON

1.244 Gbps ต้นน้ำ, 2.488 Gbps ปลายน้ำ

-

SFI-5

2.488 Gbps–3.125 Gbps

-

Gigabit Ethernet (GbE)

1.25 Gbps

IP

SDH/SONET OC-12

622 Mbps

-

SDH/SONET OC-48

2.488 Gbps

-

CPRI

0.6144, 1.288, 2.4576, 3.072 Gbps

IP

Fibre Channel

1.0625, 2.125, 4.25, 8.5 Gbps

-

HyperTransport*

2.4, 2.8, 3.2 Gbps

-

SD-SDI

270 Mbps1

IP

HD-SDI

1.485 Gbps

IP

3G-SDI

2.97 Gbps

IP

ตาราง 2 การใช้งาน PCS โดยโปรโตคอล (การเข้ารหัส 8B/10B)

ฟังก์ชันพีซีที่จำเป็น

PCI Express
(Gen1)

PCI Express
(Gen2)

GbE

XAUI

Serial RapidIO®

SerialLite II

อัตราข้อมูล (Gbps)

2.5

5.0

1.25

3.125

3.125

0.622–6.375

พันธะช่อง

1, 4, 8

1, 4, 8

1

4

1, 4

สูงสุด x16

ค่านาฬิกาอ้างอิงที่เป็นไปได้ (MHz)

100

100

125

156.25

156.25

62.2–622.08

ความกว้างบัส FPGA (บิตต่อช่อง)

8 หรือ 164

164

8

16

16

8, 16, 32

เครื่องแสดงสถานะการซิงค์โดยเฉพาะ

-

-

การเรียงคำ

การจับคู่อัตรา

-

ทำให้เป็นอันดับ/ยกเลิกการทำให้เป็นอันดับไบต์

-

การชดเชยเฟส FIFO บัฟเฟอร์

การเรียงลำดับไบต์ใหม่

-

-

-

-

-

-

บิตสลิปเดี่ยว

-

-

-

-

-

อินเทอร์เฟซพิเศษ

PIPE-1.0

PIPE-2.0

GMII Like2

XGMII Like3

-

-

ตาราง 3 การใช้งาน PCS โดยโปรโตคอล (การเข้ารหัสแบบมีสัญญาณรบกวน)

ฟังก์ชันพีซีที่จำเป็น

CEI-6G

SDH/SONET

Scrambled Backplane

SD-SDI

HD-SDI

3G-SDI

อัตราข้อมูล (Gbps)

6.375

0.622

2.488

0.2701

1.485

2.97

พันธะช่อง

1

1

1

1

1

1

ค่านาฬิกาอ้างอิงที่เป็นไปได้ (MHz)

155.52– 622.08

62.2, 311.04

77.76, 155.52, 311.04, 622.08

67.5

74.25

74.25

ความกว้างบัส FPGA (บิตต่อช่อง)

32

8

16

10

10

10

การเรียงคำ

-

-

-

-

การจับคู่อัตรา

-

-

-

-

-

-

ทำให้เป็นอันดับ/ยกเลิกการทำให้เป็นอันดับไบต์

-

-

-

-

การชดเชยเฟส FIFO บัฟเฟอร์

การเรียงลำดับไบต์ใหม่

-

-

-

-

-

บิตสลิปเดี่ยว

-

-

หมายเหตุสำหรับตารางที่ 2 และ 3:
  1. อัตราข้อมูลที่ทำได้โดยการสุ่มตัวอย่างมากเกินไป
  2. รองรับ GMII สำหรับ Gigabit Ethernet เท่านั้น
  3. XGMII มีอินเทอร์เฟซ SDR แทน DDR
  4. ไม่ได้ใช้ IP แบบฮาร์ด เมื่อใช้งาน อินเทอร์เฟซ PCS กับ IP แบบฮาร์ดจะมีความกว้าง 8 บิตสำหรับทั้ง Gen1 และ Gen2

แต่ละบล็อกภายในตัวรับส่งสัญญาณสามารถกำหนดค่าได้สูงเพื่อรองรับทั้งโปรโตคอลมาตรฐานอุตสาหกรรมและโปรโตคอลที่เป็นกรรมสิทธิ์ของลูกค้า การใช้งานตัวรับส่งสัญญาณนั้นเรียบง่ายภายในเครื่องมือการพัฒนา Intel® Quartus® Prime เครื่องมือจะกำหนดค่าบล็อก PCS ของตัวรับส่งสัญญาณโดยอัตโนมัติเพื่อรองรับโปรโตคอลที่เลือก เร่งการใช้งานและลดความเสี่ยงในการออกแบบ ซอฟต์แวร์ Intel Quartus Prime ยังมีโหมดการกำหนดค่าพื้นฐานสำหรับโปรโตคอลที่เป็นกรรมสิทธิ์และไม่ได้มาตรฐาน

การทดสอบตัวเองในตัว (BIST)

BIST ให้ชุดความสามารถในการวินิจฉัยที่มีประสิทธิภาพแก่ตัวรับส่งสัญญาณ ประกอบด้วยตัวสร้างรูปแบบและตัวตรวจสอบสำหรับลำดับไบนารีสุ่มหลอก (PRBS) และอื่นๆ นอกจากนี้ BIST ยังมีการกำหนดค่าลูปแบ็คสี่แบบที่สามารถใช้สำหรับการวินิจฉัยระบบ ซึ่งอนุญาตให้สอบสวนสิ่งที่แนบมากับสื่อทางกายภาพ (PMA), PCS หรือทั้งเลเยอร์ PMA และ PCS ของตัวรับส่งสัญญาณใน FPGA