การเชื่อมต่อ Stratix® Series FPGA I/O

FPGA ซีรีส์ Stratix ที่มีความหนาแน่นสูงและประสิทธิภาพสูงรองรับมาตรฐาน I/O แบบดิฟเฟอเรนเชียล และ ปลายเดี่ยว ที่หลากหลาย และเชื่อมต่อกับแบ็คเพลน โฮสต์โปรเซสเซอร์ บัส และอุปกรณ์หน่วยความจำได้อย่างง่ายดาย ตารางที่ 1 แสดงมาตรฐานที่รองรับสำหรับตระกูล Stratix แต่ละตระกูล

ตารางที่ 1: มาตรฐาน I/O ที่รองรับโดยตระกูล Stratix Series FPGA

มาตรฐาน I/O

Stratix IV (1)
(E, GX และ GT)

Stratix III (2)
(E และ L)

Stratix II (3)
(รวมถึง GX)

Stratix (4)
(รวมถึง GX)

ดิฟเฟอเรนเชียล

LVDS

1.6 Gbps

1.6 Gbps

1.040 Gbps

840 Mbps

LVPECL

350 MHz

350 MHz

1.040 Gbps

840 Mbps

HSTL แบบดิฟเฟอเรนเชียล

400 Mhz

400 Mhz

300 MHz

200 MHz

SSTL แบบดิฟเฟอเรนเชียล

400 MHz

400 MHz

333 MHz

200 MHz

I/O แบบปลายเดียว

LVTTL

167 MHz

167 MHz

300 MHz

250 MHz

LVCMOS

167 MHz

167 MHz

300 MHz

250 MHz

SSTL-2
คลาส I และ II

250 MHz

250 MHz

200 MHz

200 MHz

SSTL-15
คลาส I และ II

533 MHz

533 MHz

SSTL-18
คลาส I และ II

400 MHz

400 MHz

333 MHz

200 MHz

1.8-V/1.5-V/1.2-V HSTL

400 MHz

400 MHz

300 MHz

250 MHz

3.0-V PCI

66 MHz

66 MHz

66 MHz

66 MHz

3.0-V PCI-X 1.0

133 MHz

133 MHz

133 MHz

133 MHz
ดูทั้งหมด แสดงน้อยลง

หมายเหตุ

สำหรับรายละเอียดเพิ่มเติม โปรดดู:

  1. ส่วนอินเทอร์เฟซ I/O ของคู่มือ Stratix IV (PDF)
  2. ส่วนอินเทอร์เฟซ I/O ของคู่มือ Stratix III (PDF)
  3. ส่วนอินเทอร์เฟซ I/O ของคู่มือ Stratix II (PDF) และ Stratix II GX (PDF)
  4. ส่วนอินเทอร์เฟซ I/O ของคู่มือ Stratix (PDF) และ Stratix GX (PDF)

พิน FPGA I/O ของ Stratix ซีรีส์มีประสิทธิภาพระดับระบบและความยืดหยุ่นที่จำเป็นในการสื่อสารกับอุปกรณ์จำนวนมาก คอร์ทรัพย์สินทางปัญญา (IP) และเครื่องมือซอฟต์แวร์ เช่น Timing Analyzer ตัวประมาณค่าสัญญาณรบกวนการสลับสัญญาณพร้อมกัน (SSN) และเครื่องมือวางแผนพิน ทั้งหมดนี้ช่วยให้ใช้งานง่ายและผสานการทำงานได้อย่างรวดเร็ว

สัญญาณแบบดิฟเฟอเรนเชียล

Stratix series FPGA I/O รองรับช่องรับและส่งสัญญาณ LVDS ที่ควบคู่กับ DC ที่มีประสิทธิภาพสูง ในบางตระกูล คู่ I/O LVDS ด้านข้างความเร็วสูงแต่ละคู่มีบล็อกฮาร์ดไดนามิกเฟสการจัดตำแหน่ง (DPA) เพื่อขจัดสัญญาณนาฬิกาต่อช่องสัญญาณและช่องต่อช่องสัญญาณเอียง พิน LVDS I/O ความเร็วสูง FPGA ซีรีส์ Stratix รองรับมาตรฐานอินเทอร์เฟซ เช่น SPI-4.2, SFI-4, SGMII, Utopia IV, 10 GbE XSBI, มาตรฐาน RapidIO® และ SerialLite

การสนับสนุนกับ I/O แบบปลายเดียว

คุณสมบัติ I/O แบบปลายเดียวของ Stratix ซีรีส์ FPGA รองรับ:

  • อัตราการหมุนที่ตั้งโปรแกรมได้และความแรงของไดรฟ์
  • การชดเชยการติดตามแบบไดนามิก (ห่วงโซ่การหน่วงเวลาตัวแปรสำหรับการชดเชยการติดตามที่ไม่ตรงกันของบอร์ดบนทั้งสัญญาณอินพุตและเอาต์พุต)
  • การสิ้นสุดบนชิปแบบอนุกรม ขนาน และแบบไดนามิก (OCT)

สำหรับข้อมูลเพิ่มเติมเกี่ยวกับ OCT โปรดดูโซลูชั่นการสิ้นสุดใน Stratix Series FPGA

อินเทอร์เฟซหน่วยความจำภายนอกความเร็วสูง

พิน FPGA I/O ซีรีส์ Stratix รองรับมาตรฐานหน่วยความจำภายนอกที่มีอยู่และที่เกิดขึ้นใหม่ เช่น DDR, DDR2, DDR3, QDRII, QDRII+ และ RLDRAMII ที่ความถี่สูงถึง 400 MHz (โปรดดู แหล่งข้อมูลอินเทอร์เฟซหน่วยความจำภายนอกสำหรับ Stratix Series FPGA) เส้นทางข้อมูลการปรับเทียบด้วยตนเองใช้ประโยชน์จากโครงสร้าง I/O ใหม่ โดยจะปรับตัวเองแบบไดนามิกเพื่อให้มีความถี่ในการทำงานที่เชื่อถือได้สูงสุดตลอดทั่วทั้งกระบวนการ แรงดันไฟฟ้า และอุณหภูมิ

คุณสมบัติอินเทอร์เฟซหน่วยความจำภายนอก FPGA ของ Stratix series รองรับ:

    ตัวเลือกอินพุตและเอาต์พุต SDR และอัตราข้อมูลครึ่งหนึ่ง (HDR–ครึ่งความถี่และสองเท่าของความกว้างข้อมูลของ SDR)

    บล็อก HDR พร้อมการจัดตำแหน่งและการซิงโครไนซ์

    การปรับระดับการเอียง อ่าน/เขียนและฟังก์ชันการข้ามโดเมนนาฬิกา

ดูหน้าหน่วยความจำภายนอก Stratix Series สำหรับรายละเอียดของหน่วยความจำที่รองรับและอัตราข้อมูล

Signal Integrity

ธนาคาร Stratix Series FPGA I/O มอบความสมบูรณ์ของสัญญาณ, SSN ต่ำ และคุณภาพสายตาที่เหนือกว่าผ่านการปรับปรุงระดับชิปและระดับแพ็คเกจมากมาย สำหรับรายละเอียดเพิ่มเติม โปรดดูหน้าเว็บ ศูนย์เทคโนโลยีความสมบูรณ์ของสัญญาณ

ผลิตภัณฑ์ที่เกี่ยวข้อง