Intel® Stratix® 10 FPGA & SoC FPGA

Intel® Stratix® 10 FPGA และ SoC มอบข้อได้เปรียบด้านนวัตกรรมในด้านประสิทธิภาพ ประสิทธิภาพการใช้พลังงาน ความหนาแน่น และการรวมระบบ นำเสนอสถาปัตยกรรม Intel® Hyperflex™ FPGA ที่ปฏิวัติวงการและสร้างขึ้นโดยผสมผสานเทคโนโลยี Embedded Multi-Die Interconnect Bridge (EMIB) ที่ได้รับสิทธิบัตรของ Intel, Advanced Interface Bus (AIB) และกลุ่มผลิตภัณฑ์ชิปเล็ตที่กำลังเติบโต อุปกรณ์ Intel® Stratix® 10 ให้ได้ถึง 2X ประสิทธิภาพเพิ่มขึ้นจาก FPGA รุ่นก่อนและประสิทธิภาพสูง1

ดูเพิ่มเติม: Intel® Stratix® 10 FPGAs ซอฟต์แวร์การออกแบบ, ร้านการออกแบบ, ดาวน์โหลด, ชุมชน และการสนับสนุน

Intel® Stratix® 10 FPGA & SoC FPGA

สถาปัตยกรรม Intel® Hyperflex™ FPGA

เพื่อจัดการกับความท้าทายที่นำเสนอโดยระบบยุคหน้า Intel® Stratix® 10 FPGA และ SoC ได้นำเสนอสถาปัตยกรรม Intel® Hyperflex™ FPGA ใหม่ ซึ่งให้ประสิทธิภาพความถี่สัญญาณนาฬิกา 2 เท่าและพลังงานที่ต่ำกว่าสูงสุดถึง 70% เมื่อเทียบกับ FPGA ไฮเอนด์รุ่นก่อนหน้า2

สถาปัตยกรรม Intel® Hyperflex™ FPGA แนะนำรีจิสเตอร์ที่สามารถบายพาสได้ทุกที่ผ่านแฟบริก FPGA รีจิสเตอร์เสริมที่เรียกว่า Hyper-Register มีพร้อมสำหรับเซ็กเม้นต์เส้นทางการเชื่อมต่อ และที่อินพุตของบล็อกฟังก์ชันทั้งหมด Hyper-Register เปิดใช้งานสามเทคนิคการออกแบบหลักเพื่อให้ได้รับประสิทธิภาพหลักเพิ่มขึ้น 2 เท่า:

  • Hyper-Retiming แบบละเอียดเพื่อขจัดเส้นทางวิกฤติ
  • Hyper-Pipelining เวลาแฝงเป็นศูนย์เพื่อขจัดความล่าช้าในการกำหนดเส้นทาง
  • Hyper-Optimization ที่ยืดหยุ่นเพื่อให้ได้ประสิทธิภาพที่ดีที่สุด

เมื่อคุณใช้เทคนิคเหล่านี้ในการออกแบบของคุณ เครื่องมือออกแบบ Hyper-Aware จะใช้ Hyper-Register โดยอัตโนมัติเพื่อให้ได้ความถี่สัญญาณนาฬิกาหลักสูงสุด

การรวมระบบ 3D System-In-Package ที่แตกต่างกัน

ฟังก์ชันการผสมผสานและโหนดการประมวลผล

การรวม 3D SiP ที่ต่างกันทำให้เกิดประโยชน์ระดับระบบที่สำคัญหลายประการ ซึ่งรวมถึง:

เรียนรู้เพิ่มเติมเกี่ยวกับการบูรณาการ 3D SiP ที่แตกต่างกัน

ดาวน์โหลดเอกสารไวท์เปเปอร์นี้เพื่อเรียนรู้เพิ่มเติมเกี่ยวกับวิธีที่ Intel® Stratix® 10 FPGA และ SoC FPGA ใช้ประโยชน์จากการรวม 3D SiP ที่ต่างกันเพื่อมอบประสิทธิภาพ พลัง และการพัฒนารูปแบบใหม่ ในขณะที่ให้ความสามารถในการปรับขนาดและความยืดหยุ่นที่มากขึ้น นอกจากนี้ เรียนรู้ว่าเทคโนโลยี Intel EMB นำเสนอโซลูชันที่เหนือกว่าสำหรับการรวมแบบ มัลติ-ดาย ได้อย่างไร

เทคโนโลยีบรรจุภัณฑ์ Intel EMIB สำหรับอุปกรณ์ Intel® Stratix® 10

เทคโนโลยี Embedded Multi-Die Interconnect Bridge (EMIB) ที่ได้รับสิทธิบัตรของ Intel ช่วยให้สามารถรวมส่วนประกอบที่สำคัญต่อระบบในแพ็คเกจได้อย่างมีประสิทธิภาพ เช่น แอนะล็อก หน่วยความจำ ASIC CPU และอื่นๆ เทคโนโลยี EMIB นำเสนอขั้นตอนการผลิตที่ง่ายกว่า เมื่อเทียบกับเทคโนโลยีการรวมในบรรจุภัณฑ์อื่นๆ นอกจากนี้ EMIB ยังขจัดความจำเป็นในการใช้ Through Silicon Vias (TSV) และซิลิคอมอินเตอร์โพเซอร์เฉพาะทาง จึงทำให้ได้โซลูชันที่มีประสิทธิภาพสูงขึ้น ซับซ้อนน้อยลง และมีความสมบูรณ์ของสัญญาณและความสมบูรณ์ของพลังงานที่เหนือกว่า EMIB ใช้ชิปซิลิกอนขนาดเล็กที่ฝังอยู่ในซับสเตรตเพื่อให้มีการเชื่อมต่อระหว่างดายที่มีความหนาแน่นสูงเป็นพิเศษ ชุดประกอบ Flip Chip มาตรฐานเชื่อมต่อพลังงานและสัญญาณผู้ใช้จากชิปไปยังลูกบอลบรรจุภัณฑ์ วิธีการนี้ลดการรบกวนจากสัญญาณรบกวนการสลับคอร์และครอสทอล์กเพื่อส่งมอบสัญญาณที่เหนือกว่าและความสมบูรณ์ของพลังงาน

สำหรับรายละเอียดเกี่ยวกับการใช้งานเทคโนโลยีนี้โดยเฉพาะในตระกูลอุปกรณ์ Intel® Stratix® 10 ที่จะเกิดขึ้น โปรดดูส่วนเครื่องรับส่งสัญญาณ

เครื่องรับส่งสัญญาณ

คุณสมบัติ

ตัวแปรไทล์ตัวรับส่งสัญญาณ

L-Tile (17.4G)

PCIe* Gen3x16

H-Tile (28.3G)

PCIe* Gen3x16

E-Tile (30G/58G)

4x100GE

P-Tile (16G)
Intel® Ultra Path Interconnect (Intel® UPI)

หรือ
PCIe* Gen4x16

ตัวแปรอุปกรณ์ Intel® Stratix® 10 GX, SX GX, SX, TX, MX TX, MX DX
ตัวรับส่งสัญญาณสูงสุดต่อไทล์* 24 24 24 20
อัตราข้อมูลชิปต่อชิปสูงสุด (NRZ/PAM4) 17.4 Gbps/- 28.3 Gbps/- 28.9 Gbps/57.8 Gbps 16 GT/s/-
อัตราข้อมูลแบ็คแพลนสูงสุด (NRZ/PAM4) 12.5 Gbps/- 28.3 Gbps/- 28.9 Gbps/57.8 Gbps 16 GT/s/-
การสูญเสียการแทรกที่อัตราข้อมูลสูงสุด สูงสุด 18 dB สูงสุด 30 dB สูงสุด 35 dB ดูข้อมูลจำเพาะและเงื่อนไข PCIe* Gen4 และ UPI
Hard IP

PCIe* Gen1, 2, และ 3 พร้อมรองรับเลน x1, x4, x8, และ x16

10G Fire Code FEC Hard IP

PCIe* Gen1, 2, และ 3 พร้อมเลน x1, x4, x8, และ x16

SR-IOV พร้อม

4 ฟังก์ชันทางกายภาพและ

ฟังก์ชันเสมือน 2K

10G Fire Code FEC Hard IP

10/25/100 GbE MAC พร้อม RS-FEC และ KP-FEC Intel® Ultra Path Interconnect (Intel® UPI)
PCIe* Gen1, 2, 3 และ 4 พร้อมเลน x1, x4, x8, และ x16
SR-IOV พร้อม
8 ฟังก์ชันทางกายภาพ
2048 ฟังก์ชันเสมือน
รองรับการแยกพอร์ตสำหรับ 2x8 Endpoint หรือ 4x4 Rootport
คุณสมบัติบายพาสเลเยอร์ธุรกรรม (TL)
การกำหนดค่าเบื้องต้นแบบการกำหนดค่าผ่านโปรโตคอล (CvP)
โหมดอิสระ
VirtIO
IOV ที่ปรับขนาดได้
หน่วยความจำเสมือนที่แชร์
*โปรดดูตารางผลิตภัณฑ์อุปกรณ์ Intel® Stratix® 10 สำหรับจำนวนตัวรับส่งสัญญาณที่แน่นอนที่มีอยู่ในชุดอุปกรณ์และแพ็คเกจ

เชื่อมต่อกับ CPU, ASIC และ ASSP

การกำหนดเป้าหมายแอพพลิเคชั่นการเร่งความเร็วที่มีประสิทธิภาพสูง ซึ่งมีการใช้งานมากขึ้นในตลาดศูนย์ข้อมูล เครือข่าย การประมวลผลแบบคลาวด์ และการทดสอบและการวัด Intel® Stratix® 10 DX FPGA มีบล็อกทรัพย์สินทางปัญญาแบบแข็งและแบบอ่อนซึ่งสนับสนุนทั้งอินเทอร์เฟซ UPI และ PCIe* Gen4

อินเทอร์เฟซเชื่อมโยงกันที่มีเวลาแฝงต่ำและประสิทธิภาพสูงจะเกิดขึ้นเมื่อเชื่อมต่อ FPGA กับโปรเซสเซอร์ Intel® Xeon® Scalable ที่เลือกผ่าน Intel® Ultra Path Interconnect (Intel® UPI) ในขณะที่อินเทอร์เฟซที่ไม่สอดคล้องกันใช้ประโยชน์จาก PCI Express* (PCIe*) ) อุปกรณ์ที่รองรับ Gen4

คุณสมบัติโดยละเอียดของโซลูชันการเชื่อมต่อระหว่าง Intel® Stratix® 10 FPGA และ SoC:

  • บล็อกทรัพย์สินทางปัญญาของ Hard Intel UPI ในอุปกรณ์ Intel® Stratix® 10 ซึ่งสนับสนุน Cache Agent และ Home Agent Soft IP
  • บล็อกทรัพย์สินทางปัญญาแบบฮาร์ด PCI Express Gen4 x16 พร้อมคุณสมบัติต่างๆ เช่น โหมดการแยกส่วน Endpoint และ Root Port, การรองรับการจำลองเสมือนสำหรับการจำลองเสมือน Single-Root I/O (SR-IOV), อุปกรณ์ I/O เสมือน (VIRTIO), Intel® Scalable I/ O Virtualization (Intel® Scalable IOV) และโหมดบายพาสเลเยอร์ธุรกรรม

อินเตอร์เฟซหน่วยความจำภายนอก

อุปกรณ์ Intel® Stratix® 10 ให้การสนับสนุนอินเทอร์เฟซหน่วยความจำ รวมถึงอินเทอร์เฟซแบบอนุกรมและแบบขนาน

อินเทอร์เฟซหน่วยความจำที่ไม่มีใครเสมอเหมือน

อุปกรณ์ Intel® Stratix® 10 ให้การรองรับหน่วยความจำที่ไม่มีใครเหมือนสูงสุด 2,666 Mbps สำหรับ DDR4 SDRAM และรองรับโปรโตคอลอื่นๆ ที่หลากหลายด้านล่าง

  • ตัวควบคุมหน่วยความจำแบบแข็งให้ประสิทธิภาพสูงแต่ใช้พลังงานต่ำ รวมทั้งรองรับ:
    • DDR4
    • DDR3/DDR3L
    • LPDDR3
  • การสนับสนุนซอฟต์คอนโทรลเลอร์มอบความยืดหยุ่นเพื่อรองรับมาตรฐานอินเทอร์เฟซหน่วยความจำที่หลากหลาย ซึ่งรวมถึง:
    • RLDRAM 3
    • QDR II+ / QDR II + Xtreme / QDR IV
    • เลือกหน่วยความจำถาวร Intel® Optane™ DC

การประมวลผลสัญญาณดิจิตอล (DSP)

ด้วยอุปกรณ์ Intel® Stratix® 10 การออกแบบการประมวลผลสัญญาณดิจิทัล (DSP) สามารถบรรลุการดำเนินการจุดทศนิยมได้ถึง 10 Tera ต่อวินาที (TFLOPS) ของการทำงานจุดลอยตัวแบบแม่นยำเดียวของ IEEE 754 ระดับอัตราความเร็วการประมวลผลที่ไม่เคยมีมาก่อนนี้เกิดขึ้นได้โดยใช้ตัวดำเนินการจุดทศนิยมที่แข็งขึ้นภายในแต่ละบล็อก DSP เปิดตัวครั้งแรกในตระกูลอุปกรณ์ Intel® Arria® 10 และขณะนี้ขยายเพื่อส่งมอบปริมาณงานที่เพิ่มขึ้นใน Intel® Stratix® 10 FPGA และ SoC อ่าน พื้นหลัง Intel® Stratix® 10 FPGA และ SoC DSP

บล็อก Intel® Stratix® 10 Device DSP

บล็อก AI Tensor

เมื่อใช้ Intel® Stratix® 10 NX FPGA การออกแบบการเร่งความเร็วด้วย AI สามารถทำได้สูงถึง 143 INT8/Block Floating Point 16 (Block FP16) TOPS/TFLOPS at ~1 TOPS/W หรือ 286 INT4/Block Floating Point 12 (Block FP12) TOPS/TFLOPS at ~2 TOPS/W3 อัตราความเร็วการประมวลผลนี้เกิดขึ้นได้ด้วยบล็อกการคำนวณที่ปรับให้เหมาะกับ AI ประเภทใหม่ที่ชื่อ AI Tensor Block สถาปัตยกรรมของ AI Tensor Block ประกอบด้วยหน่วยดอทผลิตภัณฑ์สามหน่วย แต่ละหน่วยมีตัวคูณสิบตัวและตัวสะสมสิบตัว รวมเป็นตัวคูณ 30 ตัวและตัวสะสม 30 ตัวภายในแต่ละบล็อก สถาปัตยกรรม AI Tensor Block ได้รับการปรับแต่งสำหรับการคูณเมทริกซ์-เมทริกซ์ทั่วไปหรือการคูณเวกเตอร์-เมทริกซ์ที่ใช้ในการคำนวณ AI หลากหลายด้วยความสามารถที่ออกแบบมาเพื่อทำงานอย่างมีประสิทธิภาพสำหรับขนาดเมทริกซ์ทั้งเล็กและใหญ่

Intel® Stratix® 10 FPGA และ SoC ช่วยให้มั่นใจได้ถึงความน่าเชื่อถือสูงและให้ความสามารถในการบรรเทา SEU

  • การตรวจจับ SEU ขั้นสูง (ASD)
    • การประมวลผลความไว
    • การแท็กลำดับชั้น
  • การฉีดผิด
    • ใช้เพื่อกำหนดลักษณะและปรับปรุงการออกแบบของคุณ

เครื่องมือพัฒนา Intel® Stratix® 10 SoC

Intel® SoC FPGA Embedded Development Suite (SoC EDS) ที่มี ARM* Development Studio* 5 (DS- 5*) รองรับ Intel® Stratix® 10 SoC ให้การดีบัก การทำโปรไฟล์ และการแสดงภาพทั้งชิปที่ต่างกัน SoC EDS จะรวมข้อมูลการดีบักซอฟต์แวร์ทั้งหมดจากโดเมน CPU และ FPGA และนำเสนอในรูปแบบที่เป็นระเบียบภายในอินเทอร์เฟซผู้ใช้ DS-5 มาตรฐาน ชุดเครื่องมือนี้ช่วยให้ผู้ใช้สามารถมองเห็นการดีบักและการควบคุมในระดับที่ไม่เคยปรากฏมาก่อน ซึ่งให้ประสิทธิภาพการทำงานที่เพิ่มขึ้นอย่างมาก

ในการเรียนรู้เพิ่มเติม โปรดไปที่หน้า Intel® Stratix® 10 SoC

ข้อมูลผลิตภัณฑ์และประสิทธิภาพ

1

Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.thailand.intel.com/benchmarks.

2

ประสิทธิภาพการวัดการทดสอบของส่วนประกอบของการทดสอบบางอย่างในบางระบบ ความแตกต่างในฮาร์ดแวร์ ซอฟต์แวร์ หรือการปรับตั้งค่าอาจมีผลกระทบต่อประสิทธิภาพที่แท้จริง ให้อ้างถึงแหล่งข้อมูลอื่นๆ เพื่อประเมินประสิทธิภาพขณะที่คุณเลือกซื้อ สำหรับข้อมูลเพิ่มเติมเกี่ยวกับผลลัพธ์ประสิทธิภาพและการวัดประสิทธิภาพ โปรดดูที่ www.intel.com/benchmarks

3

อ้างอิงข้อมูลประมาณการภายในของ Intel
ประสิทธิภาพการวัดการทดสอบของส่วนประกอบของการทดสอบบางอย่างในบางระบบ ความแตกต่างในฮาร์ดแวร์ ซอฟต์แวร์ หรือการปรับตั้งค่าอาจมีผลกระทบต่อประสิทธิภาพที่แท้จริง ให้อ้างถึงแหล่งข้อมูลอื่น ๆ เพื่อประเมินประสิทธิภาพขณะที่คุณเลือกซื้อ สำหรับข้อมูลเพิ่มเติมเกี่ยวกับผลลัพธ์ประสิทธิภาพและการวัดประสิทธิภาพ โปรดดูที่ www.thailand.intel.com/benchmarks
เทคโนโลยีต่างๆ ของ Intel® อาจต้องการฮาร์ดแวร์ ซอฟต์แวร์ หรือการเปิดใช้บริการที่รองรับ
ไม่มีผลิตภัณฑ์หรือส่วนประกอบใดที่จะปลอดภัยอย่างสมบูรณ์แบบ
มีการประเมินหรือจำลองผลลัพธ์แล้ว ค่าใช้จ่ายและผลลัพธ์ของคุณอาจแตกต่างกันไป
© Intel Corporation Intel, โลโก้ Intel และเครื่องหมาย Intel อื่น ๆ เป็นเครื่องหมายการค้าของบริษัท Intel Corporation หรือบริษัทในเครือ ชื่อและยี่ห้ออื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น