Intel® Stratix® 10 FPGA & SoC FPGA
Intel® Stratix® 10 FPGA และ SoC มอบข้อได้เปรียบด้านนวัตกรรมในด้านประสิทธิภาพ ประสิทธิภาพการใช้พลังงาน ความหนาแน่น และการรวมระบบ นำเสนอสถาปัตยกรรม Intel® Hyperflex™ FPGA ที่ปฏิวัติวงการและสร้างขึ้นโดยผสมผสานเทคโนโลยี Embedded Multi-Die Interconnect Bridge (EMIB) ที่ได้รับสิทธิบัตรของ Intel, Advanced Interface Bus (AIB) และกลุ่มผลิตภัณฑ์ชิปเล็ตที่กำลังเติบโต อุปกรณ์ Intel® Stratix® 10 ให้ได้ถึง 2X ประสิทธิภาพเพิ่มขึ้นจาก FPGA รุ่นก่อนและประสิทธิภาพสูง1
ดูเพิ่มเติม: Intel® Stratix® 10 FPGAs ซอฟต์แวร์การออกแบบ, ร้านการออกแบบ, ดาวน์โหลด, ชุมชน และการสนับสนุน
Intel® Stratix® 10 FPGA & SoC FPGA
สถาปัตยกรรม Intel® Hyperflex™ FPGA
เพื่อจัดการกับความท้าทายที่นำเสนอโดยระบบยุคหน้า Intel® Stratix® 10 FPGA และ SoC ได้นำเสนอสถาปัตยกรรม Intel® Hyperflex™ FPGA ใหม่ ซึ่งให้ประสิทธิภาพความถี่สัญญาณนาฬิกา 2 เท่าและพลังงานที่ต่ำกว่าสูงสุดถึง 70% เมื่อเทียบกับ FPGA ไฮเอนด์รุ่นก่อนหน้า2
สิทธิประโยชน์
อัตราส่งผ่านสูงกว่า
ใช้ประโยชน์จากประสิทธิภาพความถี่สัญญาณนาฬิกาหลัก 2X เพื่อให้ได้อัตราการรับส่งข้อมูล
ฟังก์ชันการออกแบบที่มากขึ้น
ใช้ความถี่สัญญาณนาฬิกาที่เร็วขึ้นเพื่อลดความกว้างของบัสและลดขนาดทรัพย์สินทางปัญญา (IP) เพิ่มพื้นที่ว่างของทรัพยากร FPGA เพิ่มเติมเพื่อเพิ่มฟังก์ชันการทำงานที่ดียิ่งขึ้น
ประสิทธิภาพพลังงานที่ดีขึ้น
ใช้ขนาด IP ที่ลดลง—เปิดใช้งานโดยสถาปัตยกรรม Intel® Hyperflex™ FPGA— เพื่อรวมการออกแบบที่ครอบคลุมอุปกรณ์หลายเครื่องไว้ในอุปกรณ์เครื่องเดียว ซึ่งจะช่วยลดพลังงานได้มากถึง 70% เมื่อเทียบกับอุปกรณ์รุ่นก่อน
ผลงานนักออกแบบที่เพิ่มขึ้น
เพิ่มประสิทธิภาพโดยลดความแออัดของเส้นทางและการออกแบบซ้ำน้อยลงโดยใช้เครื่องมือออกแบบ Hyper-Aware
สถาปัตยกรรม Intel® Hyperflex™ FPGA แนะนำรีจิสเตอร์ที่สามารถบายพาสได้ทุกที่ผ่านแฟบริก FPGA รีจิสเตอร์เสริมที่เรียกว่า Hyper-Register มีพร้อมสำหรับเซ็กเม้นต์เส้นทางการเชื่อมต่อ และที่อินพุตของบล็อกฟังก์ชันทั้งหมด Hyper-Register เปิดใช้งานสามเทคนิคการออกแบบหลักเพื่อให้ได้รับประสิทธิภาพหลักเพิ่มขึ้น 2 เท่า:
- Hyper-Retiming แบบละเอียดเพื่อขจัดเส้นทางวิกฤติ
- Hyper-Pipelining เวลาแฝงเป็นศูนย์เพื่อขจัดความล่าช้าในการกำหนดเส้นทาง
- Hyper-Optimization ที่ยืดหยุ่นเพื่อให้ได้ประสิทธิภาพที่ดีที่สุด
เมื่อคุณใช้เทคนิคเหล่านี้ในการออกแบบของคุณ เครื่องมือออกแบบ Hyper-Aware จะใช้ Hyper-Register โดยอัตโนมัติเพื่อให้ได้ความถี่สัญญาณนาฬิกาหลักสูงสุด
สถาปัตยกรรม Intel® Hyperflex™ FPGA ในอุปกรณ์ Intel® Stratix® 10
เรียนรู้ว่านวัตกรรมสถาปัตยกรรม Intel® Hyperflex™ FPGA ช่วยให้นักออกแบบบรรลุเป้าหมายด้านประสิทธิภาพได้อย่างไร
เรียนรู้ว่านวัตกรรมซอฟต์แวร์การออกแบบสถาปัตยกรรม Intel® Hyperflex™ FPGA ช่วยลดการออกแบบซ้ำและเพิ่มประสิทธิภาพการทำงานของนักออกแบบเพื่อออกสู่ตลาดอย่างรวดเร็วได้อย่างไร
ปรับแต่งการออกแบบด้วยสถาปัตยกรรม Intel® Hyperflex™ FPGA
สถาปัตยกรรม Intel® Hyperflex™ FPGA ช่วยให้สามเทคนิคการออกแบบหลักเพื่อให้ได้ประสิทธิภาพ 2X: Hyper-Retiming, Hyper-Pipelining และ Hyper-Optimization อ่านคู่มือการออกแบบประสิทธิภาพสูงของอุปกรณ์ Intel® Stratix® 10 เพื่อเรียนรู้วิธีรวมเทคนิคการเพิ่มประสิทธิภาพเหล่านี้เพื่อให้ได้ความถี่สัญญาณนาฬิกาสูงสุดในอุปกรณ์ Intel® Stratix® 10
เริ่มออกแบบด้วยสถาปัตยกรรม Intel® Hyperflex™ FPGA วันนี้
สถาปัตยกรรม Intel® Hyperflex™ FPGA ใช้ประโยชน์จากขั้นตอนการออกแบบ Hyper-Aware โฟลว์นี้รวมเอาฟีเจอร์ Fast Forward Compile ที่เป็นนวัตกรรมใหม่ซึ่งช่วยให้นักออกแบบทำการสำรวจประสิทธิภาพการออกแบบอย่างรวดเร็วและบรรลุระดับประสิทธิภาพที่ก้าวล้ำ
คุณลักษณะ Fast Forward Compile พร้อมให้บริการแล้ววันนี้ ดังนั้นคุณจึงสามารถเริ่มออกแบบด้วยสถาปัตยกรรม Intel® Hyperflex™ FPGA สำหรับอุปกรณ์ Intel® Stratix® 10 ติดต่อตัวแทนขายของคุณเพื่อขอรับใบอนุญาต
ติดต่อตัวแทนขายในพื้นที่ของคุณเกี่ยวกับการประเมินคุณลักษณะ Fast Forward Compile
ชมวิดีโอสาธิตฟีเจอร์ Fast Forward Compile
ชมวิดีโอสาธิตนี้เกี่ยวกับคุณลักษณะ Fast Forward Compile สำหรับการออกแบบอุปกรณ์ Intel® Stratix® 10 วิดีโอนี้แสดงให้คุณเห็นว่าคุณลักษณะ Fast Forward Compile ให้ความสามารถในการสำรวจประสิทธิภาพที่เป็นนวัตกรรมใหม่และใช้การเพิ่มประสิทธิภาพการออกแบบหลักสามประการสำหรับสถาปัตยกรรม Intel® Hyperflex™ FPGA ได้อย่างไร ซึ่งรวมถึง
- วิธีเอาชนะข้อจำกัดการกำหนดเวลาใหม่เพื่อเปิดใช้งาน Hyper-Retiming
- วิธีเพิ่มประสิทธิภาพการออกแบบเพื่อใช้ Hyper-Pipelining
- วิธีระบุและเอาชนะปัญหาคอขวดด้านประสิทธิภาพสำหรับ Hyper-Optimization
ค้นหาการฝึกอบรมเกี่ยวกับสถาปัตยกรรม Intel® Hyperflex™ FPGA
Intel เสนอการฝึกอบรมที่นำโดยผู้สอนและหลักสูตรฝึกอบรมออนไลน์ซึ่งครอบคลุมเทคนิคการเพิ่มประสิทธิภาพการออกแบบเพื่อดึงประสิทธิภาพสูงสุดจากการออกแบบของคุณโดยใช้สถาปัตยกรรม Intel® Hyperflex™ FPGA
การรวมระบบ 3D System-In-Package ที่แตกต่างกัน
Intel® Stratix® 10 FPGA และ SoC ใช้ประโยชน์จากเทคโนโลยี 3D System-in-Package (SiP) ที่ต่างกันเพื่อรวมแฟบริคหลัก FPGA แบบโมโนลิธิคกับไทล์ตัวรับส่งสัญญาณ 3D SiP และส่วนประกอบขั้นสูงอื่นๆ ในแพ็คเกจเดียว
โซลูชันที่ปรับขนาดได้และยืดหยุ่น
การรวม 3D SiP ที่ต่างกันช่วยให้มีเส้นทางที่ปรับขนาดได้และยืดหยุ่นเพื่อนำเสนอผลิตภัณฑ์ที่หลากหลายซึ่งผสมผสานการทำงานและ/หรือโหนดกระบวนการอย่างมีประสิทธิภาพภายในแพ็คเกจเดียว
ฟังก์ชันการผสมผสานและโหนดการประมวลผล
การรวม 3D SiP ที่ต่างกันทำให้เกิดประโยชน์ระดับระบบที่สำคัญหลายประการ ซึ่งรวมถึง:
รุ่นประสิทธิภาพสูง
การผสานรวมแบบต่างกันเป็นแนวทางในการผสานรวมความสามารถในการเชื่อมต่อแบนด์วิดธ์ที่สูงขึ้น เพื่อตอบสนองความต้องการของระบบ 400 กิกะบิตถึง 1 เทราไบต์
พลังงานที่ต่ำกว่า
เมื่อเทียบกับส่วนประกอบที่ไม่ต่อเนื่องบน PCB การผสานรวมที่ต่างกันช่วยลดปริมาณพลังงานที่ใช้ในการขับเคลื่อนการเชื่อมต่อระหว่างกันที่ยาวนานเพื่อส่งมอบโซลูชันพลังงานโดยรวมที่ต่ำกว่า
ฟอร์มแฟกเตอร์ที่เล็กลง
ด้วยการรวมส่วนประกอบที่ไม่ต่อเนื่องในแพ็คเกจเดียว ขนาดโซลูชันโดยรวมจะลดลงอย่างมาก รวมถึงพื้นที่บอร์ดที่ใช้สำหรับการกำหนดเส้นทางน้อยลง
เรียนรู้เพิ่มเติมเกี่ยวกับการบูรณาการ 3D SiP ที่แตกต่างกัน
ดาวน์โหลดเอกสารไวท์เปเปอร์นี้เพื่อเรียนรู้เพิ่มเติมเกี่ยวกับวิธีที่ Intel® Stratix® 10 FPGA และ SoC FPGA ใช้ประโยชน์จากการรวม 3D SiP ที่ต่างกันเพื่อมอบประสิทธิภาพ พลัง และการพัฒนารูปแบบใหม่ ในขณะที่ให้ความสามารถในการปรับขนาดและความยืดหยุ่นที่มากขึ้น นอกจากนี้ เรียนรู้ว่าเทคโนโลยี Intel EMB นำเสนอโซลูชันที่เหนือกว่าสำหรับการรวมแบบ มัลติ-ดาย ได้อย่างไร
เทคโนโลยีบรรจุภัณฑ์ Intel EMIB สำหรับอุปกรณ์ Intel® Stratix® 10
เทคโนโลยี Embedded Multi-Die Interconnect Bridge (EMIB) ที่ได้รับสิทธิบัตรของ Intel ช่วยให้สามารถรวมส่วนประกอบที่สำคัญต่อระบบในแพ็คเกจได้อย่างมีประสิทธิภาพ เช่น แอนะล็อก หน่วยความจำ ASIC CPU และอื่นๆ เทคโนโลยี EMIB นำเสนอขั้นตอนการผลิตที่ง่ายกว่า เมื่อเทียบกับเทคโนโลยีการรวมในบรรจุภัณฑ์อื่นๆ นอกจากนี้ EMIB ยังขจัดความจำเป็นในการใช้ Through Silicon Vias (TSV) และซิลิคอมอินเตอร์โพเซอร์เฉพาะทาง จึงทำให้ได้โซลูชันที่มีประสิทธิภาพสูงขึ้น ซับซ้อนน้อยลง และมีความสมบูรณ์ของสัญญาณและความสมบูรณ์ของพลังงานที่เหนือกว่า EMIB ใช้ชิปซิลิกอนขนาดเล็กที่ฝังอยู่ในซับสเตรตเพื่อให้มีการเชื่อมต่อระหว่างดายที่มีความหนาแน่นสูงเป็นพิเศษ ชุดประกอบ Flip Chip มาตรฐานเชื่อมต่อพลังงานและสัญญาณผู้ใช้จากชิปไปยังลูกบอลบรรจุภัณฑ์ วิธีการนี้ลดการรบกวนจากสัญญาณรบกวนการสลับคอร์และครอสทอล์กเพื่อส่งมอบสัญญาณที่เหนือกว่าและความสมบูรณ์ของพลังงาน
สำหรับรายละเอียดเกี่ยวกับการใช้งานเทคโนโลยีนี้โดยเฉพาะในตระกูลอุปกรณ์ Intel® Stratix® 10 ที่จะเกิดขึ้น โปรดดูส่วนเครื่องรับส่งสัญญาณ
เครื่องรับส่งสัญญาณ
Intel® Stratix® 10 FPGA และ SoC FPGA นำเสนอเทคโนโลยีตัวรับส่งสัญญาณยุคใหม่ด้วยการแนะนำตัวรับส่งสัญญาณ 3D System-in-Package (SiP) ที่ไม่เหมือนกัน ไทล์ของตัวรับส่งสัญญาณถูกรวมเข้ากับแฟบริกหลักที่ตั้งโปรแกรมได้แบบโมโนลิธิค โดยใช้การรวมระบบในแพ็คเกจ เพื่อตอบสนองความต้องการแบนด์วิดท์ของระบบที่เพิ่มมากขึ้นในทุกกลุ่มตลาด ไทล์ตัวรับส่งสัญญาณเปิดใช้งานการนับช่องสัญญาณ FPGA สูงสุดโดยไม่ลดทอนความง่ายในการใช้งาน
คุณสมบัติ |
ตัวแปรไทล์ตัวรับส่งสัญญาณ |
|||
|---|---|---|---|---|
L-Tile (17.4G) PCIe* Gen3x16 |
H-Tile (28.3G) PCIe* Gen3x16 |
E-Tile (30G/58G) 4x100GE |
P-Tile (16G) หรือ |
|
| ตัวแปรอุปกรณ์ Intel® Stratix® 10 | GX, SX | GX, SX, TX, MX | TX, MX | DX |
| ตัวรับส่งสัญญาณสูงสุดต่อไทล์* | 24 | 24 | 24 | 20 |
| อัตราข้อมูลชิปต่อชิปสูงสุด (NRZ/PAM4) | 17.4 Gbps/- | 28.3 Gbps/- | 28.9 Gbps/57.8 Gbps | 16 GT/s/- |
| อัตราข้อมูลแบ็คแพลนสูงสุด (NRZ/PAM4) | 12.5 Gbps/- | 28.3 Gbps/- | 28.9 Gbps/57.8 Gbps | 16 GT/s/- |
| การสูญเสียการแทรกที่อัตราข้อมูลสูงสุด | สูงสุด 18 dB | สูงสุด 30 dB | สูงสุด 35 dB | ดูข้อมูลจำเพาะและเงื่อนไข PCIe* Gen4 และ UPI |
| Hard IP | PCIe* Gen1, 2, และ 3 พร้อมรองรับเลน x1, x4, x8, และ x16 10G Fire Code FEC Hard IP |
PCIe* Gen1, 2, และ 3 พร้อมเลน x1, x4, x8, และ x16 SR-IOV พร้อม 4 ฟังก์ชันทางกายภาพและ ฟังก์ชันเสมือน 2K 10G Fire Code FEC Hard IP |
10/25/100 GbE MAC พร้อม RS-FEC และ KP-FEC | Intel® Ultra Path Interconnect (Intel® UPI) PCIe* Gen1, 2, 3 และ 4 พร้อมเลน x1, x4, x8, และ x16 SR-IOV พร้อม 8 ฟังก์ชันทางกายภาพ 2048 ฟังก์ชันเสมือน รองรับการแยกพอร์ตสำหรับ 2x8 Endpoint หรือ 4x4 Rootport คุณสมบัติบายพาสเลเยอร์ธุรกรรม (TL) การกำหนดค่าเบื้องต้นแบบการกำหนดค่าผ่านโปรโตคอล (CvP) โหมดอิสระ VirtIO IOV ที่ปรับขนาดได้ หน่วยความจำเสมือนที่แชร์ |
| *โปรดดูตารางผลิตภัณฑ์อุปกรณ์ Intel® Stratix® 10 สำหรับจำนวนตัวรับส่งสัญญาณที่แน่นอนที่มีอยู่ในชุดอุปกรณ์และแพ็คเกจ | ||||
ข้อดีของ 3D SiP ที่แตกต่างกัน
ประสิทธิภาพที่ไม่เคยมีมาก่อน
- อุปกรณ์ Intel® Stratix® 10 GX และ SX รองรับอัตราข้อมูลสูงสุด 28.3 Gbps ซึ่งเปิดใช้งานโปรโตคอลหลัก
- อุปกรณ์ Intel® Stratix® 10 TX และ MX รองรับอัตราข้อมูลสูงสุด 57.8 Gbps PAM4 โดยเปิดใช้งานโปรโตคอลหลักและโปรโตคอลในอนาคต รวมถึงการรองรับ PAM4
- อุปกรณ์ Intel® Stratix® 10 DX รองรับอัตราข้อมูล PCIe* สูงสุด 16 GT/s ต่อเลน และอัตราข้อมูล UPI สูงสุด 11.2 GT/s ทำให้สามารถเชื่อมต่อกระแสหลักและเชื่อมโยงกันกับโปรเซสเซอร์ Intel® Xeon® แบบปรับขนาดได้
ตระกูลจำนวนตัวรับส่งสัญญาณสูงสุด
- ช่องสัญญาณดูเพล็กซ์สูงสุด 144 ช่อง
- มากถึง 6 อินสแตนซ์ของ PCI Express* (PCIe*) Gen3 พร้อม x16 hard IP
- มากถึง 4 อินสแตนซ์ของ PCI Express* (PCIe*) Gen4 พร้อม x16 hard IP (P-Tile)
- มากถึง 3 อินสแตนซ์ของ Intel® Ultra Path Interconnect (Intel® UPI) hard IP
- รองรับ Hard IP: 100GE MAC และ PHY, RS-FEC
ความยืดหยุ่นและการปรับขนาดได้
- ไทล์ตัวรับส่งสัญญาณที่แตกต่างกันสี่แบบที่สามารถตอบสนองความต้องการของข้อกำหนดโปรโตคอลในปัจจุบันและอนาคต
- ตัวรับส่งสัญญาณโหมดดูอัลโหมดช่วยให้สามารถสลับระหว่างรูปแบบการปรับ PAM4 และ NRZ
- หน่วยความจำ HBM2 DRAM ในแพ็คเกจสูงสุด 16 GB ที่ 512 Gbps
ความสะดวกในการใช้งาน
- การปรับอีควอไลเซอร์เวลาเชิงเส้นต่อเนื่องแบบปรับได้ (CTLE) และการปรับแต่งผลตอบรับการตัดสินใจแบบปรับเปลี่ยนได้ (DFE) ตอบสนองความต้องการของแอพพลิเคชั่นการเข้าถึงระยะไกล
- เครื่องมือสอบเทียบความสมบูรณ์ของสัญญาณที่แม่นยำ (PreSICE)
- ทั้งเลเยอร์ย่อยของการเข้ารหัสทางกายภาพ (PCS) และไฟล์แนบสื่อทางกายภาพ (PMA) ที่มีความสามารถในการกำหนดค่าใหม่แบบไดนามิก
เชื่อมต่อกับ CPU, ASIC และ ASSP
การกำหนดเป้าหมายแอพพลิเคชั่นการเร่งความเร็วที่มีประสิทธิภาพสูง ซึ่งมีการใช้งานมากขึ้นในตลาดศูนย์ข้อมูล เครือข่าย การประมวลผลแบบคลาวด์ และการทดสอบและการวัด Intel® Stratix® 10 DX FPGA มีบล็อกทรัพย์สินทางปัญญาแบบแข็งและแบบอ่อนซึ่งสนับสนุนทั้งอินเทอร์เฟซ UPI และ PCIe* Gen4
อินเทอร์เฟซเชื่อมโยงกันที่มีเวลาแฝงต่ำและประสิทธิภาพสูงจะเกิดขึ้นเมื่อเชื่อมต่อ FPGA กับโปรเซสเซอร์ Intel® Xeon® Scalable ที่เลือกผ่าน Intel® Ultra Path Interconnect (Intel® UPI) ในขณะที่อินเทอร์เฟซที่ไม่สอดคล้องกันใช้ประโยชน์จาก PCI Express* (PCIe*) ) อุปกรณ์ที่รองรับ Gen4
คุณสมบัติโดยละเอียดของโซลูชันการเชื่อมต่อระหว่าง Intel® Stratix® 10 FPGA และ SoC:
- บล็อกทรัพย์สินทางปัญญาของ Hard Intel UPI ในอุปกรณ์ Intel® Stratix® 10 ซึ่งสนับสนุน Cache Agent และ Home Agent Soft IP
- บล็อกทรัพย์สินทางปัญญาแบบฮาร์ด PCI Express Gen4 x16 พร้อมคุณสมบัติต่างๆ เช่น โหมดการแยกส่วน Endpoint และ Root Port, การรองรับการจำลองเสมือนสำหรับการจำลองเสมือน Single-Root I/O (SR-IOV), อุปกรณ์ I/O เสมือน (VIRTIO), Intel® Scalable I/ O Virtualization (Intel® Scalable IOV) และโหมดบายพาสเลเยอร์ธุรกรรม
อินเตอร์เฟซหน่วยความจำภายนอก
อุปกรณ์ Intel® Stratix® 10 ให้การสนับสนุนอินเทอร์เฟซหน่วยความจำ รวมถึงอินเทอร์เฟซแบบอนุกรมและแบบขนาน
อินเทอร์เฟซหน่วยความจำที่ไม่มีใครเสมอเหมือน
อุปกรณ์ Intel® Stratix® 10 ให้การรองรับหน่วยความจำที่ไม่มีใครเหมือนสูงสุด 2,666 Mbps สำหรับ DDR4 SDRAM และรองรับโปรโตคอลอื่นๆ ที่หลากหลายด้านล่าง
- ตัวควบคุมหน่วยความจำแบบแข็งให้ประสิทธิภาพสูงแต่ใช้พลังงานต่ำ รวมทั้งรองรับ:
- DDR4
- DDR3/DDR3L
- LPDDR3
- การสนับสนุนซอฟต์คอนโทรลเลอร์มอบความยืดหยุ่นเพื่อรองรับมาตรฐานอินเทอร์เฟซหน่วยความจำที่หลากหลาย ซึ่งรวมถึง:
- RLDRAM 3
- QDR II+ / QDR II + Xtreme / QDR IV
- เลือกหน่วยความจำถาวร Intel® Optane™ DC
รายละเอียดเพิ่มเติม
ตัวจัดการอุปกรณ์ที่ปลอดภัย
ตระกูลอุปกรณ์ Intel® Stratix® 10 ขอแนะนำ Secure Device Manager (SDM) ใหม่ที่มีอยู่ในความหนาแน่นและตัวแปรตระกูลอุปกรณ์ทั้งหมด ทำหน้าที่เป็นศูนย์บัญชาการกลางสำหรับ FPGA ทั้งหมด Secure Device Manager ควบคุมการทำงานหลัก เช่น การกำหนดค่า ความปลอดภัยของอุปกรณ์ การตอบสนองเหตุการณ์เดียว (SEU) และการจัดการพลังงาน Secure Device Manager สร้างระบบการจัดการที่ปลอดภัยและเป็นหนึ่งเดียวสำหรับอุปกรณ์ทั้งหมด รวมถึงแฟบริก FPGA, ระบบตัวประมวลผลแบบแข็ง (HPS) ใน SoC, บล็อก IP ฮาร์ดในตัว และบล็อก I/O
บริการหลักที่จัดทำโดย SDM
การปรับเปลี่ยนรายละเอียด
- จัดการการเริ่มต้นอุปกรณ์ในโหมดผู้ใช้
- รองรับการโหลดข้อมูลการกำหนดค่าผู้ใช้
- การกำหนดค่าการบีบอัดบิตสตรีม
ความปลอดภัย
- การรับรองความถูกต้องและการอนุญาตบิตสตรีม
- การถอดรหัสบิตสตรีม
- การจัดเตรียมและการจัดเก็บคีย์บิตสตรีมที่ปลอดภัย
- การตรวจสอบการงัดแงะ
การพลิกคว่ำแบบเหตุการณ์เดียว (SEU)
- การตรวจจับและการแก้ไข SEU
การควบคุมจัดการพลังงาน
- จัดการการทำงานของ Smart Voltage ID
- ตรวจสอบแหล่งจ่ายไฟที่สำคัญ
ประโยชน์หลักของตัวจัดการอุปกรณ์ที่ปลอดภัย
กระบวนการบูตที่ผู้ใช้กำหนดค่าได้
ด้วยการกำหนดค่าการจัดการโปรเซสเซอร์เฉพาะ ผู้ใช้ Intel® Stratix® 10 FPGA สามารถควบคุมลำดับการกำหนดค่าของลอจิกหลักใน FPGA หรือ SoC คุณยังสามารถเลือกได้ว่าจะให้การออกแบบ FPGA หรือแอพพลิเคชั่นโปรเซสเซอร์เริ่มทำงานก่อน และเลือกว่าระบบแรกจะจัดการการควบคุมการกำหนดค่าของตัวที่สองหรือไม่ Secure Device Manager ช่วยให้มีความยืดหยุ่นมากขึ้นและการควบคุมการกำหนดค่าที่ผู้ใช้เลือกเมื่อเปรียบเทียบกับ FPGA และ SoC รุ่นก่อนหน้า
การตอบสนองตามสคริปต์ของผู้ใช้ต่อ SEU และการตรวจจับการงัดแงะ
คุณสามารถควบคุมการตอบสนอง FPGA หรือ SoC ต่อ SEU และการตรวจจับการงัดแงะได้โดยใช้โปรเซสเซอร์เฉพาะใน Secure Device Manager อุปกรณ์ Intel® Stratix® 10 ยังสนับสนุนการลบอุปกรณ์ที่เขียนสคริปต์โดยผู้ใช้ โดยที่การทำให้ข้อมูลเป็นศูนย์ที่ตอบสนองเป็นการตอบสนองต่อการรักษาความปลอดภัย
ฟังก์ชั่นโคลนได้ทางกายภาพสำหรับการป้องกันคีย์
อุปกรณ์ Intel® Stratix® 10 ใช้ Physically Unclonable Function (PUF) ซึ่งให้ความปลอดภัยระดับแนวหน้าของอุตสาหกรรมสำหรับการป้องกันคีย์การเข้ารหัสบิตสตรีม
การป้องกันการงัดแงะ
อุปกรณ์ Intel® Stratix® 10 ประกอบด้วยเซ็นเซอร์อุณหภูมิบนชิปและตัวตรวจสอบรางแรงดันไฟฟ้าของอุปกรณ์เพื่อตรวจจับการโจมตีจากการงัดแงะบน FPGA หรือ SoC นอกจากนี้ โปรเซสเซอร์ที่ปลอดภัยใน Secure Device Manager ยังช่วยให้คุณอัปเดตกระบวนการกำหนดค่าได้ คุณสามารถปรับใช้ลำดับการกำหนดค่าอื่นหรือกระบวนการเข้ารหัสที่อัปเดตในฟิลด์ หากพบว่ากระบวนการกำหนดค่าเฉพาะไม่มีประสิทธิภาพกับโปรไฟล์ภัยคุกคาม
แผนการจัดการคีย์ขั้นสูง
อุปกรณ์ Intel® Stratix® 10 สนับสนุนรูปแบบการรับรองความถูกต้องและการอนุญาตคีย์ที่ไม่สมมาตรที่ซับซ้อน คุณสามารถใช้หลายคีย์เพื่อตรวจสอบสิทธิ์ส่วนบิตสตรีม และคุณอาจใช้คีย์ที่แตกต่างกันเพื่อตรวจสอบสิทธิ์บิตสตรีมหรือส่วนบิตสตรีมต่างๆ คุณสามารถควบคุมการอนุญาตของคีย์การลงนามที่ได้รับอนุญาต ตลอดจนเพิกถอนและแทนที่คีย์การลงนาม
อุปกรณ์ Intel® Stratix® 10 ใช้รูปแบบการเข้ารหัสบิตสตรีมขั้นสูงที่ลดจำนวนข้อมูลที่เข้ารหัสด้วยคีย์เดียว คุณสามารถเลือกเข้ารหัสส่วนบิตสตรีมด้วยคีย์ต่างๆ หรือเปิดใช้งานโหมดอัปเดตคีย์ซึ่งจะหมุนคีย์เข้ารหัสโดยอัตโนมัติภายในแต่ละส่วนบิตสตรีม
การจัดการอุปกรณ์ขั้นสูง
ความสามารถในการตรวจสอบผู้ใช้และคำสั่งของ Secure Device Manager ยังเปิดใช้งานฟังก์ชันการบำรุงรักษาอุปกรณ์ที่ปลอดภัยใหม่ทั้งหมดสำหรับตระกูลอุปกรณ์ Intel® Stratix® 10 ฟังก์ชันเหล่านี้ประกอบด้วย:
- การอัปเดตระยะไกลที่ปลอดภัย (รับรองความถูกต้องแล้ว)
- การรับรองการส่งคืนวัสดุ (RMA) ของอุปกรณ์โดยไม่ต้องเปิดเผยคีย์ผู้ใช้
- ดีบักการออกแบบและรหัสโปรเซสเซอร์ ARM* ที่ปลอดภัย
- การจัดการหลักที่ปลอดภัย
การประมวลผลสัญญาณดิจิตอล (DSP)
ด้วยอุปกรณ์ Intel® Stratix® 10 การออกแบบการประมวลผลสัญญาณดิจิทัล (DSP) สามารถบรรลุการดำเนินการจุดทศนิยมได้ถึง 10 Tera ต่อวินาที (TFLOPS) ของการทำงานจุดลอยตัวแบบแม่นยำเดียวของ IEEE 754 ระดับอัตราความเร็วการประมวลผลที่ไม่เคยมีมาก่อนนี้เกิดขึ้นได้โดยใช้ตัวดำเนินการจุดทศนิยมที่แข็งขึ้นภายในแต่ละบล็อก DSP เปิดตัวครั้งแรกในตระกูลอุปกรณ์ Intel® Arria® 10 และขณะนี้ขยายเพื่อส่งมอบปริมาณงานที่เพิ่มขึ้นใน Intel® Stratix® 10 FPGA และ SoC อ่าน พื้นหลัง Intel® Stratix® 10 FPGA และ SoC DSP
บล็อก Intel® Stratix® 10 Device DSP
ประสิทธิภาพที่ไม่เคยมีมาก่อน
อุปกรณ์ Intel® Stratix® 10 มอบประสิทธิภาพจุดคงที่สูงสุด 23 TMAC และประสิทธิภาพจุดลอยแบบแม่นยำเดียว IEEE-754 สูงสุด 10 TFLOPS
ประสิทธิภาพที่ก้าวล้ำต่อประสิทธิภาพวัตต์
นอกจากประสิทธิภาพสูงแล้ว อุปกรณ์ Intel® Stratix® 10 ยังสามารถบรรลุประสิทธิภาพการใช้พลังงานสูงถึง 80 GFLOPS/วัตต์ ประสิทธิภาพพลังงานจุดลอยระดับนี้เป็นนวัตกรรมที่สำคัญสำหรับอุตสาหกรรมการประมวลผลจุดลอย ซึ่งให้ประสิทธิภาพที่น้อยกว่าพลังขององค์ประกอบการประมวลผลทางเลือก
รายการการออกแบบที่ปรับให้เหมาะสมและบูรณาการ
การออกแบบด้วยการดำเนินการจุดลอยสามารถทำได้ผ่านขั้นตอนการออกแบบหลายขั้นตอน ได้แก่:
- คอร์ Intel® FPGA IP
- DSP Builder สำหรับโฟลว์การออกแบบตามโมเดล Intel® FPGA
- โฟลว์การออกแบบที่ใช้ OpenCL* C
- เทมเพลต HDL ใน Verilog HDL และ VHDL
บล็อก AI Tensor
เมื่อใช้ Intel® Stratix® 10 NX FPGA การออกแบบการเร่งความเร็วด้วย AI สามารถทำได้สูงถึง 143 INT8/Block Floating Point 16 (Block FP16) TOPS/TFLOPS at ~1 TOPS/W หรือ 286 INT4/Block Floating Point 12 (Block FP12) TOPS/TFLOPS at ~2 TOPS/W3 อัตราความเร็วการประมวลผลนี้เกิดขึ้นได้ด้วยบล็อกการคำนวณที่ปรับให้เหมาะกับ AI ประเภทใหม่ที่ชื่อ AI Tensor Block สถาปัตยกรรมของ AI Tensor Block ประกอบด้วยหน่วยดอทผลิตภัณฑ์สามหน่วย แต่ละหน่วยมีตัวคูณสิบตัวและตัวสะสมสิบตัว รวมเป็นตัวคูณ 30 ตัวและตัวสะสม 30 ตัวภายในแต่ละบล็อก สถาปัตยกรรม AI Tensor Block ได้รับการปรับแต่งสำหรับการคูณเมทริกซ์-เมทริกซ์ทั่วไปหรือการคูณเวกเตอร์-เมทริกซ์ที่ใช้ในการคำนวณ AI หลากหลายด้วยความสามารถที่ออกแบบมาเพื่อทำงานอย่างมีประสิทธิภาพสำหรับขนาดเมทริกซ์ทั้งเล็กและใหญ่
Intel® Stratix® 10 NX FPGA AI Tensor Block
ตัวคูณ AI Tensor Block มีความแม่นยำพื้นฐานของ INT8 และ INT4 และรองรับรูปแบบตัวเลข Block Floating Point 16 (Block FP16) และ Block Floating Point 12 (Block FP12) ผ่านฮาร์ดแวร์สนับสนุนเลขชี้กำลังที่ใช้ร่วมกัน การเพิ่มหรือการสะสมทั้งหมดสามารถทำได้ด้วยความแม่นยำจุดลอยความแม่นยำเดียว (FP32) INT32 หรือ IEEE754 และ AI Tensor Block หลายชุดสามารถต่อเรียงกันเพื่อรองรับเมทริกซ์ที่ใหญ่ขึ้น
การบรรเทา SEU
ปัญหาการพลิกคว่ำในเหตุการณ์เดียว (SEU) เป็นการเปลี่ยนแปลงโดยไม่ได้ตั้งใจที่ไม่ค่อยเกิดขึ้นในสถานะขององค์ประกอบหน่วยความจำภายในที่เกิดจากผลกระทบของรังสี การเปลี่ยนแปลงสถานะส่งผลให้เกิดข้อผิดพลาดเล็กน้อย และไม่มีความเสียหายถาวรต่ออุปกรณ์
อุปกรณ์ Intel® Stratix® 10 มีอัตราความปั่นป่วนต่ำอย่างแท้จริง อันเป็นผลมาจากภูมิคุ้มกัน SEU ที่สูงจากกระบวนการไตรเกต 14 นาโนเมตรของ Intel นอกจากนี้ Intel ยังให้ความสามารถที่ละเอียดในการพิจารณาว่าความไม่พอใจเกิดขึ้นที่ใดในการออกแบบของคุณ เพื่อให้คุณสามารถออกแบบระบบของคุณให้มีการตอบสนองที่เหมาะสม
Intel® Stratix® 10 FPGA และ SoC ช่วยให้มั่นใจได้ถึงความน่าเชื่อถือสูงและให้ความสามารถในการบรรเทา SEU
- การตรวจจับ SEU ขั้นสูง (ASD)
- การประมวลผลความไว
- การแท็กลำดับชั้น
- การฉีดผิด
- ใช้เพื่อกำหนดลักษณะและปรับปรุงการออกแบบของคุณ
รายละเอียดเพิ่มเติม
ระบบฮาร์ดโปรเซสเซอร์
Intel® Stratix® 10 SoC สร้างขึ้นบนความเป็นผู้นำของ Intel ในด้าน SoC รวมถึงระบบฮาร์ดโปรเซสเซอร์แห่งอนาคต (HPS) เพื่อมอบประสิทธิภาพสูงสุดของอุตสาหกรรมและ SoC ที่ประหยัดพลังงานมากที่สุด หัวใจหลัก HPS เป็นคลัสเตอร์โปรเซสเซอร์ ARM* Cortex*-A53 ควอดคอร์ที่ประสิทธิภาพสูงสูง โปรเซสเซอร์นี้ได้รับการปรับแต่งเพื่อประสิทธิภาพสูงเป็นพิเศษต่อวัตต์ ซึ่งช่วยลดการใช้พลังงานได้มากถึง 50% เมื่อเทียบกับ SoC FPGA รุ่นก่อนหน้า นอกจากนี้ HPS ยังประกอบด้วย System Memory Management Unit, Cache Coherency Unit, Hard Memory Controller และชุดคุณลักษณะที่หลากหลายของอุปกรณ์ต่อพ่วงแบบฝังตัว
เครื่องมือพัฒนา Intel® Stratix® 10 SoC
Intel® SoC FPGA Embedded Development Suite (SoC EDS) ที่มี ARM* Development Studio* 5 (DS- 5*) รองรับ Intel® Stratix® 10 SoC ให้การดีบัก การทำโปรไฟล์ และการแสดงภาพทั้งชิปที่ต่างกัน SoC EDS จะรวมข้อมูลการดีบักซอฟต์แวร์ทั้งหมดจากโดเมน CPU และ FPGA และนำเสนอในรูปแบบที่เป็นระเบียบภายในอินเทอร์เฟซผู้ใช้ DS-5 มาตรฐาน ชุดเครื่องมือนี้ช่วยให้ผู้ใช้สามารถมองเห็นการดีบักและการควบคุมในระดับที่ไม่เคยปรากฏมาก่อน ซึ่งให้ประสิทธิภาพการทำงานที่เพิ่มขึ้นอย่างมาก
ในการเรียนรู้เพิ่มเติม โปรดไปที่หน้า Intel® Stratix® 10 SoC
แหล่งข้อมูลเพิ่มเติม
สำรวจเนื้อหาเพิ่มเติมที่เกี่ยวข้องกับอุปกรณ์เอฟพีจีเอ Intel® เช่น บอร์ดการพัฒนา ทรัพย์สินทางปัญญา การสนับสนุนและอื่นๆ
Support Resources
Resource center for training, documentation, downloads, tools and support options.
Development Boards
Intel® FPGA and its partners offer a large selection of development boards and hardware tools to accelerate the FPGA design process.
Intellectual Property
The Intel® FPGA IP portfolio covers a wide variety of applications with a combination of soft and hardened IP cores along with reference designs.
Design Tools
Explore our suite of software and development tools to assist hardware engineers and software developers when creating an FPGA design.
Contact Sales
Get in touch with sales for your Intel® FPGA product design and acceleration needs.
Ordering Codes
Decipher Intel® FPGA part numbers, including the significance of certain prefixes and package codes.
Where to Buy
Contact an Intel® Authorized Distributor today.
ข้อมูลผลิตภัณฑ์และประสิทธิภาพ
Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.thailand.intel.com/benchmarks.
ประสิทธิภาพการวัดการทดสอบของส่วนประกอบของการทดสอบบางอย่างในบางระบบ ความแตกต่างในฮาร์ดแวร์ ซอฟต์แวร์ หรือการปรับตั้งค่าอาจมีผลกระทบต่อประสิทธิภาพที่แท้จริง ให้อ้างถึงแหล่งข้อมูลอื่นๆ เพื่อประเมินประสิทธิภาพขณะที่คุณเลือกซื้อ สำหรับข้อมูลเพิ่มเติมเกี่ยวกับผลลัพธ์ประสิทธิภาพและการวัดประสิทธิภาพ โปรดดูที่ www.intel.com/benchmarks
อ้างอิงข้อมูลประมาณการภายในของ Intel
ประสิทธิภาพการวัดการทดสอบของส่วนประกอบของการทดสอบบางอย่างในบางระบบ ความแตกต่างในฮาร์ดแวร์ ซอฟต์แวร์ หรือการปรับตั้งค่าอาจมีผลกระทบต่อประสิทธิภาพที่แท้จริง ให้อ้างถึงแหล่งข้อมูลอื่น ๆ เพื่อประเมินประสิทธิภาพขณะที่คุณเลือกซื้อ สำหรับข้อมูลเพิ่มเติมเกี่ยวกับผลลัพธ์ประสิทธิภาพและการวัดประสิทธิภาพ โปรดดูที่ www.thailand.intel.com/benchmarks
เทคโนโลยีต่างๆ ของ Intel® อาจต้องการฮาร์ดแวร์ ซอฟต์แวร์ หรือการเปิดใช้บริการที่รองรับ
ไม่มีผลิตภัณฑ์หรือส่วนประกอบใดที่จะปลอดภัยอย่างสมบูรณ์แบบ
มีการประเมินหรือจำลองผลลัพธ์แล้ว ค่าใช้จ่ายและผลลัพธ์ของคุณอาจแตกต่างกันไป
© Intel Corporation Intel, โลโก้ Intel และเครื่องหมาย Intel อื่น ๆ เป็นเครื่องหมายการค้าของบริษัท Intel Corporation หรือบริษัทในเครือ ชื่อและยี่ห้ออื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น