คอนโทรลเลอร์คอร์ Intel® FPGA IP หน่วยความจำประสิทธิภาพสูง II SDRAM

คอนโทรลเลอร์คอร์ Intel® FPGA IP หน่วยความจำประสิทธิภาพสูง II SDRAM เป็นการแทนที่แบบ Drop-in สำหรับคอนโทรลเลอร์ SDRAM ที่มีอยู่ โดยมาพร้อมกับฟีเจอร์ที่ได้รับการปรับปรุงใหม่ดังต่อไปนี้:

• คอนโทรลเลอร์อัตราหนึ่งในสี่
• เวลาคำสั่ง 2-T เพื่อรักษาแบนด์วิดธ์ช่องคำสั่ง
• ประสิทธิภาพการเข้าถึงแบบสุ่มสูงขึ้น 50 เปอร์เซ็นต์ด้วยการจัดลำดับคำสั่ง และข้อมูลใหม่
• รองรับการลดพลังงาน และการรีเฟรชตัวเอง
• Error correction code (ECC) ที่มีการเขียนแบบย่อย
• IP รวมอยู่ใน IP Base Suite ซึ่งมาพร้อมกับซอฟต์แวร์ Intel® Quartus® Prime Standard และ Pro Edition

คุณสมบัติ

• รองรับอุปกรณ์และโมดูล DDR, DDR2, และ DDR3 SDRAM ระดับมาตรฐานอุตสาหกรรม
• มาพร้อมกับการสนับสนุนสำหรับ DIMMs ที่ลงทะเบียนแล้ว
• รองรับแบงค์อินเทอร์ลีฟวิ่งที่มีประสิทธิภาพ
• การจัดการแบงค์ที่มองไปยังอนาคต
• ออกคำสั่งเปิดใช้งานและชาร์จล่วงหน้า
• ใช้การชาร์จล่วงหน้า เมื่อทำได้
• อ่าน/เขียนตามลำดับ (ไม่มีการเรียงลำดับใหม่)
• สถาปัตยกรรมการจัดการธนาคาร ซึ่งลดความหน่วงแฝง
• การเข้าถึงการอ่าน/เขียน โดยมีการชาร์จล่วงหน้า
• ยกเลิกการชาร์จล่วงหน้าอัตโนมัติ เมื่อเข้าชมหน้าเว็บ
• อินเทอร์เฟซหน่วยความจำที่แมป Avalon
• อะแดปเตอร์สำหรับอินเทอร์เฟซเนทีฟ
• อินเทอร์เฟซเอเจนต์ Avalon สำหรับการเข้าถึง CSR
• การปรับขนาด Burst เพื่อการเข้าถึง DRAM ที่มีประสิทธิภาพ
• อะแดปเตอร์ Burst ในตัว
• รวมธุรกรรมภายในเครื่องสั้นๆ ลงในหน่วยความจำ Burst
• แยกธุรกรรมภายในเครื่องที่ยาวเป็นหน่วยความจำ Burst
• อินเทอร์เฟซระบบอัตราหนึ่งในสี่ ครึ่งอัตรา และเต็มอัตราที่มีความหน่วงแฝงต่ำในตัว
• รองรับความเร็วอินเทอร์เฟซครึ่งระบบเสริม
• รักษาคอนโทรลเลอร์ในโดเมนสัญญาณนาฬิกาที่เร็วขึ้นเพื่อลดความหน่วงแฝง
• การออกแบบที่ยืดหยุ่นและทนทาน
• สัญญาณการเลือกชิป 1, 2, 4, หรือ 8 สัญญาณ
• ความกว้างของข้อมูลที่กำหนดค่าได้รวมถึง DQ strobe (DQS) mujอ่านลอจิกการควบคุม Postamble และโหมดการอ่านทางเลือกที่ไม่ใช่ DQS สำหรับแบงค์ด้านข้าง (Intel® Stratix® FPGA ซีรีส์)
• รีเฟรชอัตโนมัติหรือควบคุมโดยผู้ใช้
• สัญญาณมาสก์ข้อมูลสำหรับการดำเนินการเขียนบางส่วน
• การปรับใช้งานที่ง่ายดาย และรวดเร็ว
• สคริปต์ข้อจำกัดที่สร้าง IP Toolbench
• การออกแบบตัวอย่างระดับสูงสุดที่มาพร้อมกับฟังก์ชัน Intel FPGA IP
• โมเดลจำลองการทำงานของ IP ที่ใช้ในโปรแกรมจำลอง VHDL และ Verilog HDL ที่รองรับ Intel FPGA
• มีในรูปแบบข้อความธรรมดาสำหรับใช้กับคอนโทรลเลอร์แบบกำหนดเอง
• คำสั่งแบบบูรณาการ และการจัดลำดับข้อมูลใหม่เพื่อให้สามารถปรับปรุงประสิทธิภาพของแบนด์วิดท์หน่วยความจำได้
• รองรับการลดพลังงาน และการรีเฟรชตัวเอง
• เอกสารข้อความ RTL ที่ชัดเจนเพื่อการใช้งานที่ง่ายดาย
• ตัวออกแบบแพลตฟอร์ม (เดิมมีชื่อว่า Qsys) สอดคล้องกับการเปิดใช้งานการออกแบบระดับระบบ
• รองรับความเร็วหน่วยความจำสูงสุดถึง 933 MHz ที่อัตราหนึ่งในสี่ (สัญญาณนาฬิกาคอนโทรลเลอร์ 233 MHz)
• ความหน่วงแฝงของคอนโทรลเลอร์ห้ารอบ