R-Tile PCIe* Hard IP

R-tile เป็นไทล์ที่ใช้ร่วมกับเอฟพีจีเอที่รองรับการกำหนดค่า PCIe* สูงสุด 5.0 x16 ในโหมด Endpoint (EP), Root Port (RP) และ Transaction Layer Packet (TLP) Bypass รองรับการกำหนดค่า PCIe 3.0, 4.0 และ 5.0 R-tile ยังรองรับช่องสัญญาณ SerDes สูงสุด 16 ช่องสัญญาณผ่านอินเทอร์เฟซ PHY สำหรับ PCIe Express (PIPE) 5.1.1 ในโหมด SerDes Architecture

R-tile ทำหน้าที่เป็นไทล์ร่วมสำหรับอุปกรณ์ Intel® Agilex™ I-ซีรีส์

คู่มือผู้ใช้ R-tile Avalon® Streaming IP เอฟพีจีเอ Intel® สำหรับ PCIe ›

คู่มือผู้ใช้ R-tile Avalon® Streaming IP เอฟพีจีเอ Intel® สำหรับ PCIe Design Example

R-Tile PCIe* Hard IP

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2021

สถานะ

Preliminary

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

คู่มือผู้ใช้

 

Y

Y

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

Testbench, ชุดเครื่องมือดีบัก และตัวอย่างงานออกแบบ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

Y

รองรับระบบปฏิบัติการไดรเวอร์

Linux

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon Streaming, หน่วยความจำที่แมป Avalon

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

QuestaSIM, VCS

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Agilex I-ซีรีส์

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

Y

หากมี มีการทดสอบใดบ้าง

PCI-SIG

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Agilex I-ซีรีส์

หากมี ระบุวันที่ที่ดำเนินการ

เมษายน 2022

หากไม่มี นี่มีการวางแผนไว้หรือไม่

 

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

N

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

 

มีรายงานการทำงานร่วมกัน

Y