R-Tile PCIe* Hard IP

R-tile เป็นไทล์ที่ใช้ร่วมกับเอฟพีจีเอที่รองรับการกำหนดค่า PCIe* สูงสุด 5.0 x16 ในโหมด Endpoint (EP), Root Port (RP) และ Transaction Layer Packet (TLP) Bypass รองรับการกำหนดค่า PCIe 3.0, 4.0 และ 5.0 R-tile ยังรองรับช่องสัญญาณ SerDes สูงสุด 16 ช่องสัญญาณผ่านอินเทอร์เฟซ PHY สำหรับ PCIe Express (PIPE) 5.1.1 ในโหมด SerDes Architecture

R-tile ทำหน้าที่เป็นไทล์ร่วมสำหรับอุปกรณ์ Intel® Agilex™ I-ซีรีส์

คู่มือผู้ใช้ R-tile Avalon® Streaming IP เอฟพีจีเอ Intel® สำหรับ PCIe ›

คู่มือผู้ใช้ R-tile Avalon® Streaming IP เอฟพีจีเอ Intel® สำหรับ PCIe Design Example ›

R-Tile PCIe* Hard IP

การปฏิบัติตามมาตรฐานและข้อกำหนด

  • สเปคพื้นฐาน PCIe 5.0 แก้ไขเมื่อ 5.0, 1.0
  • PIPE Serdes (SerDes-mode) Spec. 5.1
  • R-tile PCIe Hard IP ได้ผ่านการทดสอบการปฏิบัติตามมาตรฐาน PCI-SIG ที่เวิร์กช็อปในเดือนเมษายน 22 ดูรายชื่อผู้ประกอบระบบ PCI-SIG

คุณสมบัติ

  • ประกอบด้วยชุดโปรโตคอลที่สมบูรณ์ซึ่งรวมถึงเลเยอร์ Transaction, Data Link และ Physical ที่นำมาใช้เป็น Hard IP
  • รองรับโหมด PIPE
  • รองรับการกำหนดค่า PCIe* 3.0/4.0/5.0 แบบเนทีฟโดยรองรับการกำหนดค่า 1.0/2.0 ผ่านกระบวนการ Link down-training
  • รองรับโหมด Root Port (RP) และ Endpoint (EP)
  • รองรับโหมด TL-Bypass เพื่อเปิดใช้งานฟังก์ชั่นพอร์ต UP หรือ Down สำหรับการทำงานกับ PCI Switch IP แบบ Fabric
  • รองรับโหมดมัลติลิงค์ EP, RP ที่หลากหลายในการกำหนดค่าที่ต่ำกว่าความกว้าง x8, x4
  • รองรับช่องสัญญาณเสมือนหนึ่งช่อง
  • รองรับ Maximum Payload Size (MPS) สูงสุด 512 ไบต์
  • รองรับ Maximum Read Request Size (MRRS) สูงสุด 4096 ไบต์ (4 KB)
  • รองรับโหมดการจับเวลาแบบต่างๆ: Common Reflect, Independent Refclks with & without Spread spectrum (SRIS, SRNS)
  • การรายงานข้อผิดพลาดขั้นสูง PCIe*
  • รองรับสถานะพลังงาน PCIe แบบ D0 และ D3
  • รองรับโหมด Hard IP แบบอัตโนมัติที่ช่วยให้ PCIe Hard IP สามารถสื่อสารกับโฮสต์ก่อนที่การกำหนดค่าเอฟพีจีเอและการเข้าสู่โหมดผู้ใช้จะเสร็จสมบูรณ์
  • การกำหนดค่าคอร์เอฟพีจีเอผ่านการเชื่อมต่อ PCIe (CVP Init และ CVP Update)

คุณสมบัติมัลติฟังก์ชั่นและการจำลองเสมือน

  • รองรับ SR-IOV (8 PF, 2K VF ต่อ Endpoint แต่ละจุด)
  • รองรับ VirtIO ผ่านอินเทอร์เฟซการสกัดกั้นการกำหนดค่า
  • รองรับ I/O ที่ปรับขนาดได้และหน่วยความจำเสมือนแบบใช้ร่วมกัน (SVM) (ในอนาคต)
  • Access control service (ACS)
  • Alternative routing-ID interpretation (ARI)
  • Function level reset (FLR)
  • รองรับ TLP processing hint (TPH)
  • รองรับ Address Translation Services (ATS)
  • Process address space ID (PasID)

คุณสมบัติอินเทอร์เฟซสำหรับผู้ใช้

  • อินเทอร์เฟซการสตรีมของ Avalon® (Avalon-ST) 
  • แพ็กเก็ตผู้ใช้เชื่อมต่อกับ Header ข้อมูล และ Prefix
  • อินเทอร์เฟซแพ็คเก็ตผู้ใช้แบบ Quad segmented พร้อมความสามารถในการจัดการ TLP สูงสุดสี่รายการในรอบที่กำหนด (คอร์ x16 เท่านั้น)
  • การสนับสนุนแท็กแบบขยาย
  • รองรับแท็ก 10 บิต (สูงสุด 768 แท็กที่คงค้าง (x16) / 512 แท็กที่คงค้าง (x8/x4) ในเวลาใดก็ตาม สำหรับฟังก์ชันทั้งหมดรวมกัน)

คุณสมบัติ IP Debub

  • ชุดเครื่องมือการดีบักประกอบด้วยคุณสมบัติดังต่อไปนี้:
  • ข้อมูลสถานะของโปรโตคอลและการเชื่อมต่อ
  • ความสามารถในการดีบักขั้นพื้นฐานและขั้นสูง รวมถึงความสามารถในการเข้าถึง PMA register และความสามารถในการดูด้วยตา

การสนับสนุนไดร์เวอร์

  • ไดรเวอร์อุปกรณ์ Linux

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2021

สถานะ

Preliminary

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

คู่มือผู้ใช้

 

Y

Y

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

Testbench, ชุดเครื่องมือดีบัก และตัวอย่างงานออกแบบ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

Y

รองรับระบบปฏิบัติการไดรเวอร์

Linux

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon Streaming, หน่วยความจำที่แมป Avalon

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

QuestaSIM, VCS

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Agilex I-ซีรีส์

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

Y

หากมี มีการทดสอบใดบ้าง

PCI-SIG

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Agilex I-ซีรีส์

หากมี ระบุวันที่ที่ดำเนินการ

เมษายน 2022

หากไม่มี นี่มีการวางแผนไว้หรือไม่

 

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

N

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

 

มีรายงานการทำงานร่วมกัน

Y
ดูทั้งหมด แสดงน้อยลง

แหล่งข้อมูลเพิ่มเติม

ค้นหา IP Core

ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ

การสนับสนุนด้านเทคนิค

สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน

การประเมินและการซื้อ IP Core

ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA

การออกแบบด้วย IP Core ของ Intel® FPGA

เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA

IP Base Suite

ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro

I-Tested

Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ

IP Core ของพาร์ทเนอร์ Intel® FPGA

เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace

ตัวอย่างการออกแบบ

ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA

การรับรอง IP Core

Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น

ติดต่อฝ่ายขาย

ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว

แสดงเพิ่ม แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์