R-Tile PCIe* Hard IP
R-Tile เป็นไทล์ที่ใช้ FPGA ที่รองรับการกําหนดค่าสูงสุด PCIe 5.0 x16 ในโหมด Endpoint (EP), Root Port (RP) และ Transaction Layer (TL) Bypass รองรับการกําหนดค่า PCIe 3.0, 4.0 และ 5.0 R-tile ยังรองรับช่องสัญญาณ SerDes สูงสุด 16 ช่องสัญญาณผ่านอินเทอร์เฟซ PHY สำหรับ PCIe Express (PIPE) 5.1.1 ในโหมด SerDes Architecture
R-Tile PCIe* Hard IP
ไทล์ที่ใช้ร่วมกันในอุปกรณ์ Agilex™ 7 เอฟพีจีเอ I-ซีรีส์ และ M-ซีรีส์
- มีจำหน่ายเป็น Hard IP (HIP) บน R-Tile
- สแต็กโปรโตคอลแบบสมบูรณ์ปฏิบัติใช้เป็น Hard IP พร้อมด้วยความสามารถที่จะบายพาส Transaction Layer
- ประสิทธิภาพ PCIe 5.0 x16 เต็มรูปแบบและคอร์ IP ที่สอดคล้องกับ PCI-SIG
- การผสมผสานทั้ง Hard IP และ Soft IP สำหรับ PCI Express ช่วยให้ได้รับความยืดหยุ่น ประสิทธิภาพ และผลิตภาพการทำงานอย่างสูงสุด
| IP | รวมอยู่ในซอฟต์แวร์การออกแบบ Quartus® Prime | รหัสการสั่งซื้อ |
|---|---|---|
| R-Tile PCIe* Hard IP | ใช่ | ไม่มีรหัสการสั่งซื้อที่ต้องการ |
การปฏิบัติตามมาตรฐานและข้อกําหนด
- สเปคพื้นฐาน PCIe 5.0 แก้ไข 5.0, 1.0
- PIPE Serdes (SerDes-mode) Spec. 5.1
- R-tile PCIe Hard IP ได้ผ่านการทดสอบการปฏิบัติตามมาตรฐาน PCI-SIG ที่เวิร์กช็อปในเดือนเมษายน 22 ดู รายชื่อผู้ประกอบระบบ PCI-SIG
คุณสมบัติ
- รวมถึงสแต็กโปรโตคอลที่สมบูรณ์ซึ่งรวมถึงเลเยอร์ Transaction, Data Link และ Physical ที่นำมาใช้เป็น Hard IP
- รองรับโหมด PIPE
- รองรับการกําหนดค่า PCIe 5.0/4.0/3.0 แบบเนทีฟโดยรองรับการกําหนดค่า 2.0/1.0 ผ่านกระบวนการ Link down-training
- รองรับโหมด Root Port และ Endpoint
- รองรับโหมด TL-Bypass เพื่อเปิดใช้งานฟังก์ชันการทำงานของพอร์ต UP หรือ Down เพื่อทำงานกับ PCIe Switch IP แบบใช้ Fabric
- มีหลากหลายโหมด EP, RP แบบมัลติลิงก์ในการกำหนดค่าที่ต่ำกว่าความกว้าง x4, x8 ให้
- หลากหลายตัวเลือกการแยกภาค
- รองรับช่องสัญญาณเสมือนหนึ่งช่อง
- สูงสุด 512-byte Maximum Payload Size (MPS)
- สูงสุด 4096-byte (4 KB) Maximum Read Request Size (MRRS)
- รองรับโหมดการจับเวลาแบบต่างๆ: Common Reference Clock (refclk), Independent Reference Clock (refclk) ที่มีและไม่มี Spread Spectrum (SRIS, SRNS)
- การรายงานข้อผิดพลาดขั้นสูง
- Precision Time Management (PTM)
- รองรับสถานะพลังงาน PCIe แบบ D0 และ D3
- รองรับโหมด Hard IP แบบอัตโนมัติที่ช่วยให้ PCIe Hard IP สามารถสื่อสารกับโฮสต์ก่อนที่การกำหนดค่าเอฟพีจีเอและการเข้าสู่โหมดผู้ใช้จะเสร็จสมบูรณ์
- การกำหนดค่าคอร์เอฟพีจีเอผ่านทางลิงก์ PCIe (CVP Init และ CVP Update) และ Partial Reconfiguration (PR) บนลิงก์ PCIe
คุณสมบัติมัลติฟังก์ชั่นและการจำลองเสมือน
- รองรับ SR-IOV (8 PF, 2K VF ต่อ Endpoint แต่ละจุด)
- รองรับ VirtIO ผ่านอินเทอร์เฟซการสกัดกั้นการกำหนดค่า
- รองรับ I/O แบบปรับขยายได้และ Shared Virtual Memory (SVM)
- Access control service (ACS)
- Alternative routing-ID interpretation (ARI)
- Function Level Reset (FLR)
- รองรับ TLP processing hint (TPH)
- Address Translation Services (ATS)
- Process address space ID (PasID)
คุณสมบัติอินเทอร์เฟซสำหรับผู้ใช้
- อินเทอร์เฟซการสตรีมของ Avalon® (Avalon-ST)
- อินเตอร์เฟซแพ็กเก็ตผู้ใช้พร้อมแยกส่วนหัว ข้อมูล และส่วนนำ
- อินเตอร์เฟซแพ็กเก็ตผู้ใช้แบบ Quad segmented พร้อมความสามารถในการจัดการ TLP สูงสุดสี่รายการในรอบที่กำหนด (คอร์ x16 เท่านั้น)
- การสนับสนุนแท็กแบบขยาย
- รองรับแท็ก 10 บิต (สูงสุด 768 แท็กที่คงค้าง (x16) / 512 แท็กที่คงค้าง (x4/x8) ในเวลาใดก็ตาม สำหรับฟังก์ชันทั้งหมดรวมกัน)
คุณสมบัติ IP Debub
- คุณสมบัติชุดเครื่องมือดีบัก:
- ข้อมูลสถานะของโปรโตคอลและการเชื่อมต่อ
- ความสามารถในการดีบักขั้นพื้นฐานและขั้นสูง รวมถึงความสามารถในการเข้าถึง PMA register และความสามารถในการดูด้วยตา
การสนับสนุนไดร์เวอร์
- ไดรเวอร์อุปกรณ์ Linux
บอร์ด ชุดอุปกรณ์ และการ์ด
แหล่งข้อมูลเพิ่มเติม
ค้นหา IP Core
ค้นหา Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera® ที่เหมาะกับความต้องการของคุณ
การสนับสนุนด้านเทคนิค
สําหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ Intel® Premier Support คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ใน ศูนย์ความรู้ และ ชุมชน
การประเมินและการซื้อ IP Core
ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera®
IP Base Suite
ฟรีสิทธิ์การใช้งาน IP Core ของเอฟพีจีเอ Altera® พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Quartus® Prime รุ่น Standard หรือรุ่น Pro
ตัวอย่างการออกแบบ
ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์เอฟพีจีเอ Altera®
ติดต่อฝ่ายขาย
ติดต่อฝ่ายขายเกี่ยวกับความต้องการของคุณในด้านการออกแบบผลิตภัณฑ์เอฟพีจีเอ Altera® และการเร่งความเร็ว