P-Tile PCIe* Hard IP
P-Tile เป็นไทล์ที่ใช้ร่วมกับเอฟพีจีเอที่มีอยู่ในอุปกรณ์ Stratix® 10 DX และเอฟพีจีเอ Agilex™ 7 F-ซีรีส์ ที่รองรับการกำหนดค่า PCIe* แบบเนทีฟได้สูงสุด 4.0 x16 ในโหมด Endpoint (EP), Root Port (RP), และ Transaction Layer (TL) Bypass
อ่านคู่มือผู้ใช้ P-Tile Avalon® Streaming Intel® FPGA IP สําหรับ PCIe ›
อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ P-Tile Avalon® Streaming Intel® FPGA IP สําหรับ PCIe ›
P-Tile PCIe* Hard IP
P-Tile เชื่อมโยงวิดีโอ
ชมการสาธิตของอุปกรณ์ Stratix® 10 DX ซึ่งมาพร้อมกับ P-Tile ที่เชื่อมโยงกับเซิร์ฟเวอร์ Intel® Xeon
การปฏิบัติตามมาตรฐานและข้อกำหนด
- PCIe Base Specification Revision 4.0
- Single Root I/O Virtualization and Sharing Specification Rev. 1.1
- อินเตอร์เฟซ PHY สำหรับสถาปัตยกรรม PCIe เวอร์ชัน 4.0
- Virtual I/O Device (VIRTIO) Version 1.0
- P-Tile PCIe Hard IP ผ่านการทดสอบความสอดคล้องกับ PCI-SIG เป็นผลสำเร็จ ผลลัพธ์ที่โพสต์บน รายการ PCI-SIG Integrators
คุณสมบัติ
- สแต็กโปรโตคอลโดยสมบูรณ์ อาทิ เลเยอร์ Transaction, Data Link และ Physical ถูกใช้เป็น Hard IP
- รองรับโหมด PIPE
- รองรับการกำหนดค่า PCIe* 4.0/3.0 แบบเนทีฟโดยรองรับการกำหนดค่า 2.0/1.0 ผ่านทาง Link down-training
- ความสามารถการแยกภาคพอร์ต: สี่ x4 พอร์ตราก, สอง x8 เอนด์พอยต์
- รองรับโหมด TL-Bypass ทั้งในโหมดแบบอัปสตรีมและดาวน์สตรีม
- สูงสุด 512B Maximum Payload Size (MPS)
- สูงสุด 4096-byte (4 KB) Maximum Read Request Size (MRRS)
- สัญญาณนาฬิกาอ้างอิงแบบแยกด้วยโหมด Independent Spread Spectrum Clocking (SRIS)
- สัญญาณนาฬิกาอ้างอิงแบบแยกด้วยโหมด No Spread Spectrum Clocking (SRNS)
- สถาปัตยกรรมสัญญาณนาฬิกาอ้างอิงทั่วไป
- PERST แบบอิสระเพื่อรับมือสองปฏิบัติการรีเซ็ต (x8x8 EP และ x8x8 TL Bypass)
- การรายงานข้อผิดพลาดขั้นสูง (PF เท่านั้น)
- การรองรับสำหรับสถานะพลังงาน PCIe แบบ D0 และ D3
- Lane Margining ที่ตัวรับ
- การตรวจจับการมีอยู่ของ Retimer
- รองรับโหมด Hard IP แบบอัตโนมัติที่ช่วยให้ PCIe Hard IP สามารถสื่อสารกับโฮสต์ก่อนที่การกำหนดค่าเอฟพีจีเอและการเข้าสู่โหมดผู้ใช้จะเสร็จสมบูรณ์
- การกำหนดค่าคอร์เอฟพีจีเอผ่านทางลิงก์ PCIe (CVP Init และ CVP Update) และ Partial Reconfiguration (PR) บนลิงก์ PCIe
คุณสมบัติมัลติฟังก์ชั่นและการจำลองเสมือน
- รองรับ SR-IOV (8 PF, 2K VF ต่อ Endpoint แต่ละจุด)
- รองรับ VirtIO ผ่านอินเทอร์เฟซการสกัดกั้นการกำหนดค่า
- รองรับ I/O แบบปรับขยายได้และ Shared Virtual Memory (SVM)
- Access control service (ACS)
- Alternative routing-ID interpretation (ARI)
- Function Level Reset (FLR)
- รองรับ TLP Processing Hint (TPH)
- Address Translation Services (ATS)
- Process address space ID (PasID)
คุณสมบัติอินเทอร์เฟซสำหรับผู้ใช้
- อินเทอร์เฟซการสตรีมของ Avalon® (Avalon-ST)
- อินเตอร์เฟซแพ็กเก็ตผู้ใช้พร้อมแยกส่วนหัว ข้อมูล และส่วนนำ
- อินเตอร์เฟซแพ็กเก็ตผู้ใช้แบบ Dual Segmented พร้อมความสามารถในการจัดการ TLP สูงสุดสองรายการในรอบที่กำหนด (คอร์ x16 เท่านั้น)
- การสนับสนุนแท็กแบบขยาย
- รองรับแท็ก 10 บิต (สูงสุด 768 แท็กที่คงค้าง (x16) / 512 แท็กที่คงค้าง (x4/x8) ในเวลาใดก็ตาม สำหรับฟังก์ชันทั้งหมดรวมกัน)
การสนับสนุนไดร์เวอร์
- ไดรเวอร์อุปกรณ์ Linux
- ไดรเวอร์อุปกรณ์ Windows (Stratix 10 เท่านั้น) (Jungo: ไดรเวอร์อุปกรณ์ที่สนับสนุนโดยพาร์ทเนอร์)
คุณสมบัติ IP Debub
- คุณสมบัติชุดเครื่องมือดีบัก:
- ข้อมูลสถานะของโปรโตคอลและการเชื่อมต่อ
- ความสามารถในการดีบักขั้นพื้นฐานและขั้นสูง รวมถึงความสามารถในการเข้าถึง PMA register และความสามารถในการดูด้วยตา
ลิงก์ที่เกี่ยวข้อง
เอกสาร
การสนับสนุนชุดเครื่องมือพัฒนาอุปกรณ์และฮาร์ดแวร์
แหล่งข้อมูลเพิ่มเติม
ค้นหา IP Core
ค้นหา Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera® ที่เหมาะกับความต้องการของคุณ
การสนับสนุนด้านเทคนิค
สําหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ Intel® Premier Support คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ใน ศูนย์ความรู้ และ ชุมชน
การประเมินและการซื้อ IP Core
ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera®
IP Base Suite
ฟรีสิทธิ์การใช้งาน IP Core ของเอฟพีจีเอ Altera® พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Quartus® Prime รุ่น Standard หรือรุ่น Pro
ตัวอย่างการออกแบบ
ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์เอฟพีจีเอ Altera®
ติดต่อฝ่ายขาย
ติดต่อฝ่ายขายเกี่ยวกับความต้องการของคุณในด้านการออกแบบผลิตภัณฑ์เอฟพีจีเอ Altera® และการเร่งความเร็ว