P-Tile PCIe* Hard IP

P-Tile คือชิปเล็ตไทล์ที่ใช้ร่วมกับเอฟพีจีเอที่มีอยู่ในอุปกรณ์ Intel® Stratix® 10 DX และ Intel® Agilex™ F-ซีรีส์ ที่รองรับ PCIe สำหรับฟังก์ชัน 4.0/3.0 ในโหมด Endpoint, Root Port และ TLP Bypass

คู่มือผู้ใช้ P-Tile Avalon® Streaming IP เอฟพีจีเอ Intel® สำหรับ PCIe ›

คู่มือผู้ใช้ P-Tile Avalon® Streaming Intel® FPGA IP สำหรับ PCIe Design Example ›

P-Tile PCIe* Hard IP

P-Tile เชื่อมโยงวิดีโอ

ชมการสาธิตของอุปกรณ์ Intel® Stratix® 10 DX ที่มี P-tiles ที่เชื่อมโยงกับเซิร์ฟเวอร์ Intel® Xeon

การปฏิบัติตามมาตรฐานและข้อกำหนด

คุณสมบัติ PCIe* สำหรับ P-Tile Hard IP

  • ชุดโปรโตคอลที่สมบูรณ์ซึ่งรวมถึงเลเยอร์ Transaction, Data Link และ Physical ที่นำมาใช้เป็น Hard IP
  • รองรับสูงสุด 4x16 สำหรับโหมด Endpoint และ Root Port
  • ความสามารถในการแบ่งพอร์ต: Root Port x4s สี่พอร์ต, Endpoint x8s สองพอร์ต
  • รองรับโหมดบายพาส TLP ทั้งในโหมด Upstream และ Downstream
  • รองรับ Maximum Payload Size (MPS) สูงสุด 512 ไบต์
  • รองรับ Maximum Read Request Size (MRRS) สูงสุด 4096 ไบต์ (4 KB)
  • สัญญาณนาฬิกาอ้างอิงแบบแยกด้วยโหมด Independent Spread Spectrum Clocking (SRIS)
  • สัญญาณนาฬิกาอ้างอิงแบบแยกด้วยโหมด No Spread Spectrum Clocking (SRNS)
  • สถาปัตยกรรมสัญญาณนาฬิกาอ้างอิงทั่วไป
  • รองรับ PERST อิสระเพื่อจัดการการดำเนินการรีเซ็ตสองอย่าง (x8x8 EP และ x8x8 TLP Bypass UP/UP)
  • รายงานข้อผิดพลาดขั้นสูงของ PCIe (เฉพาะ PF)
  • รองรับสถานะพลังงาน D0 และ D3 PCIe
  • Lane Margining ที่ตัวรับ
  • การตรวจจับการมีอยู่ของ Retimer
  • รองรับโหมด Hard IP แบบอัตโนมัติที่ช่วยให้ PCIe Hard IP สามารถสื่อสารกับโฮสต์ก่อนที่การกำหนดค่าเอฟพีจีเอและการเข้าสู่โหมดผู้ใช้จะเสร็จสมบูรณ์
  • การกำหนดค่าคอร์เอฟพีจีเอผ่านการเชื่อมต่อ PCIe (CVP Init และ CVP Update)

คุณสมบัติมัลติฟังก์ชั่นและการจำลองเสมือน

  • รองรับ SR-IOV (8 PF, 2K VF ต่อ Endpoint แต่ละจุด)
  • รองรับ VirtIO ผ่านอินเทอร์เฟซการสกัดกั้นการกำหนดค่า
  • I/O ที่ปรับขนาดได้ และหน่วยความจำเสมือนแบบใช้ร่วมกัน (SVM) (ในอนาคต)
  • Access control service (ACS)
  • Alternative routing-ID interpretation (ARI)
  • Function level reset (FLR)
  • รองรับคำ TLP processing hint (TPH)
  • รองรับ Address Translation Services (ATS)
  • Process address space ID (PasID)

คุณสมบัติอินเทอร์เฟซสำหรับผู้ใช้

  • อินเทอร์เฟซการสตรีมของ Avalon® (Avalon-ST)
  • แพ็กเก็ตผู้ใช้เชื่อมต่อกับ Header ข้อมูล และ Prefix
  • อินเทอร์เฟซแพ็คเก็ตผู้ใช้แบบ Dual segmented พร้อมความสามารถในการจัดการ TLP สูงสุดสองรายการในรอบที่กำหนด (คอร์ x16 เท่านั้น)
  • การสนับสนุนแท็กแบบขยาย
  • รองรับแท็ก 10 บิต (สูงสุด 768 แท็กที่คงค้าง (x16) / 512 แท็กที่คงค้าง (x8/x4) ในเวลาใดก็ตาม สำหรับฟังก์ชันทั้งหมดรวมกัน)

IP เสริม

คุณสมบัติ IP Debub

  • ชุดเครื่องมือการดีบักประกอบด้วยคุณสมบัติดังต่อไปนี้:
  • ข้อมูลสถานะของโปรโตคอลและการเชื่อมต่อ
  • ความสามารถในการดีบักขั้นพื้นฐานและขั้นสูง รวมถึงความสามารถในการเข้าถึง PMA register และความสามารถในการดูด้วยตา

การสนับสนุนไดร์เวอร์

  • ไดรเวอร์อุปกรณ์ Linux

สถานะ IP

สถานะการสั่งซื้อ

ไม่มีรหัสการสั่งซื้อที่ต้องการ
ดูทั้งหมด แสดงน้อยลง

แหล่งข้อมูลเพิ่มเติม

ค้นหา IP Core

ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ

การสนับสนุนด้านเทคนิค

สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน

การประเมินและการซื้อ IP Core

ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA

การออกแบบด้วย IP Core ของ Intel® FPGA

เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA

IP Base Suite

ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro

I-Tested

Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ

IP Core ของพาร์ทเนอร์ Intel® FPGA

เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace

ตัวอย่างการออกแบบ

ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA

การรับรอง IP Core

Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น

ติดต่อฝ่ายขาย

ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว

แสดงเพิ่ม แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์