P-Tile PCIe* Hard IP

P-Tile คือชิปเล็ตไทล์ที่ใช้ร่วมกับเอฟพีจีเอที่มีอยู่ในอุปกรณ์ Intel® Stratix® 10 DX และ Intel® Agilex™ F-ซีรีส์ ที่รองรับ PCIe สำหรับฟังก์ชัน 4.0/3.0 ในโหมด Endpoint, Root Port และ TLP Bypass

คู่มือผู้ใช้ P-Tile Avalon® Streaming IP เอฟพีจีเอ Intel® สำหรับ PCIe ›

คู่มือผู้ใช้ P-Tile Avalon® Streaming Intel® FPGA IP สำหรับ PCIe Design Example ›

P-Tile PCIe* Hard IP

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2019

สถานะ

การผลิต

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

เอกสารที่มีการควบคุมการแก้ไข

Y

Y

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

Testbench และตัวอย่างการออกแบบ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

Y

รองรับระบบปฏิบัติการไดรเวอร์

Linux

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon streaming, หน่วยความจำที่แมปของ Avalon

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

NCSim, ModelSim, VCS

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Stratix 10 DX, Intel Agilex F-ซีรีส์

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

Y

หากมี มีการทดสอบใดบ้าง

PCI-SIG

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10 GX L-Tile, Intel Stratix 10 GX H-Tile, Intel Stratix 10 DX P-Tile

หากมี ระบุวันที่ที่ดำเนินการ

สิงหาคม 2019 (Intel Stratix 10 FPGA P-Tile)

หากไม่มี นี่มีการวางแผนไว้หรือไม่

ไม่ระบุ

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

Y