IP เอฟพีจีเอ Intel® 50G Ethernet

คอร์ IP เอฟพีจีเอ Intel® Ethernet 50G ปรับใช้ข้อมูลจำเพาะอีเธอร์เน็ต 25G และ 50G Draft 1.4 ของ Ethernet 25 กิกะไบต์ และมาตรฐาน IEEE 802.3by Ethernet draft 25Gb คอร์ IP ประกอบด้วยตัวเลือกที่รงอรับการส่งทิศทางเดียวตามที่นิยามในย่อหน้าที่ 66 ของมาตรฐานอีเธอร์เน็ต IEEE 802.3-2012 อินเตอร์เฟซ MAC ฝั่งลูกค้าสำหรับคอร์ IP อีเธอร์เน็ต 50 Gbps คืออินเตอร์เฟซ Avalon® streaming (Avalon-ST) 128 บิต ซึ่งรองรับกับ 2 ตัวรับส่งสัญญาณ 25.78125 Gbps

อ่านคู่มือผู้ใช้คอร์ IP ethernet 50 gbps ›

IP เอฟพีจีเอ Intel® 50G Ethernet

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2017

รองรับซอฟต์แวร์ Intel Quartus Prime เวอร์ชันแรก

17.0

รหัสการสั่งซื้อ

IP-50GEUMACPHY

สถานะ

เข้าถึงตั้งแต่ต้น

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

โมเดลการจำลองสำหรับ ModelSim*- Intel FPGA Edition

ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

เอกสารที่มีการควบคุมการแก้ไข

ไฟล์ Readme

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

มีไดรเวอร์ซอฟต์แวร์ให้

N

การสนับสนุนไดรเวอร์ระบบปฏิบัติการ (OS)

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon®-ST (พาธข้อมูล), Avalon-MM (การจัดการ)

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

Mentor Graphics*, Synopsys*, Cadence*

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Arria 10 GT, อุปกรณ์ Intel Stratix 10 พร้อม H-Tile

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

N

หากมี มีการทดสอบใดบ้าง

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

หากมี ระบุวันที่ที่ดำเนินการ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

Y

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

Y

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

อุปกรณ์ Intel Arria 10 GT

มีรายงานการทำงานร่วมกัน

N