IP เอฟพีจีเอ Intel® 50G Ethernet

คอร์ IP เอฟพีจีเอ Intel® Ethernet 50G ปรับใช้ข้อมูลจำเพาะอีเธอร์เน็ต 25G และ 50G Draft 1.4 ของ Ethernet 25 กิกะไบต์ และมาตรฐาน IEEE 802.3by Ethernet draft 25Gb คอร์ IP ประกอบด้วยตัวเลือกที่รงอรับการส่งทิศทางเดียวตามที่นิยามในย่อหน้าที่ 66 ของมาตรฐานอีเธอร์เน็ต IEEE 802.3-2012 อินเตอร์เฟซ MAC ฝั่งลูกค้าสำหรับคอร์ IP อีเธอร์เน็ต 50 Gbps คืออินเตอร์เฟซ Avalon® streaming (Avalon-ST) 128 บิต ซึ่งรองรับกับ 2 ตัวรับส่งสัญญาณ 25.78125 Gbps

อ่านคู่มือผู้ใช้คอร์ IP ethernet 50 gbps ›

IP เอฟพีจีเอ Intel® 50G Ethernet

คอร์ IP มี media access control (MAC) มาตรฐาน และเลเยอร์ย่อยทางกายภาพ (PCS) และฟังก์ชัน PMA ที่แสดงบนบล็อกไดอะแกรมที่แสดงดังต่อไปนี้ PHY ประกอบด้วย PCS และ PMA

คุณสมบัติ

PHY:

  • ลอจิก Soft PCS ที่เชื่อมต่ออินเตอร์เฟซอย่างราบรื่นไปยังตัวรับส่งสัญญาณแบบอนุกรม Intel® Agilex® F-Tile FPGA ความเร็ว 51.5625 กิกะไบต์ต่อวินาที (Gbps)

การควบคุมโครงสร้างเฟรม:

  • รองรับแพ็คเกจจัมโบ้ ซึ่งหมายถึงแพ็คเกจที่ใหญ่กว่า 1500 ไบต์
  • การตรวจสอบการควบคุม removal และ pass-through ของ Cyclic redundancy (CRC) เครื่องรับ (RX) CRC generation เครื่องส่ง (TX)
  • ตัวเลือก preamble pass-through RX และ TX สำหรับแอปพลิเคชันที่ต้องใช้กรรมสิทธิ์การโอนถ่ายข้อมูลจัดการผู้ใช้
  • Frame padding อัตโนมัติ TX ที่ตรงกับขนาดของเฟรมอีเธอร์เน็ต 64 ไบต์

การตรวจสอบเฟรมและค่าสถิติ:

  • การตรวจสอบ RX CRC และการรายงานข้อผิดพลาด
  • ตัวเลือกการตรวจสอบฟิลด์ SFD ที่เข้มงวดของ RX ตามข้อกำหนด IEEE
  • การตรวจสอบแพ็คเกจ RX ที่ไม่ถูกต้องตามรายละเอียด IEEE
  • ตัวเลือกการตรวจจับสัญญาณเตือนความผิดปกติ และการรายงานข้อผิดพลาดในเครื่อง และสร้าง remote fault ด้วยการรองรับตามย่อหน้าที่ 66 ของมาตรฐานอีเธอร์เน็ต IEEE 802.3ba-2012
  • การโอนถ่ายทิศทางเดียวตามที่นิยามในย่อหน้าที่ 66 ของมาตรฐานอีเธอร์เน็ต IEEE 802.3-2012

การดีบั๊กและความสามารถในการทดสอบ:

  • Local loopback PMA แบบอนุกรมที่ตั้งโปรแกรมได้ (TX ไปยัง RX) ในตัวรับส่งสัญญาณแบบอนุกรมสำหรับการทดสอบด้วยตนเอง
  • ตัวเลือกการเข้าถึง Debug Host Endpoint (ADME) เอฟพีจีเอ Intel® สำหรับการดีบักลิงค์อนุกรม หรือการตรวจสอบความถูกต้องของสัญญาณ PHY

อินเตอร์เฟซระบบผู้ใช้:

  • อินเตอร์เฟซการจัดการ Avalon® Memory-Mapped (Avalon-MM) เพื่อเข้าถึงรีจิสเตอร์การควบคุมและสถานะของ IP Core
  • อินเทอร์เฟซเส้นทางข้อมูล Avalon® Streaming (Avalon-ST) เชื่อมต่อกับลอจิกไคลเอนต์
  • ค่าความหน่วงที่ 0 รอบสัญญาณนาฬิกาสำหรับอินเตอร์เฟซ Avalon-ST TX
  • การควบคุมการรีเซ็ตฮาร์ดแวร์และซอฟต์แวร์

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2017

รองรับซอฟต์แวร์ Intel Quartus Prime เวอร์ชันแรก

17.0

รหัสการสั่งซื้อ

IP-50GEUMACPHY

สถานะ

เข้าถึงตั้งแต่ต้น

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

โมเดลการจำลองสำหรับ ModelSim*- Intel FPGA Edition

ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

เอกสารที่มีการควบคุมการแก้ไข

ไฟล์ Readme

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

มีไดรเวอร์ซอฟต์แวร์ให้

N

การสนับสนุนไดรเวอร์ระบบปฏิบัติการ (OS)

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon®-ST (พาธข้อมูล), Avalon-MM (การจัดการ)

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

Mentor Graphics*, Synopsys*, Cadence*

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Arria 10 GT, อุปกรณ์ Intel Stratix 10 พร้อม H-Tile

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

N

หากมี มีการทดสอบใดบ้าง

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

หากมี ระบุวันที่ที่ดำเนินการ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

Y

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

Y

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

อุปกรณ์ Intel Arria 10 GT

มีรายงานการทำงานร่วมกัน

N
ดูทั้งหมด แสดงน้อยลง

ลิงก์ที่เกี่ยวข้อง

เอกสาร

บอร์ดการพัฒนา

การสนับสนุนอุปกรณ์

แหล่งข้อมูลเพิ่มเติม

ค้นหา IP Core

ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ

การสนับสนุนด้านเทคนิค

สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน

การประเมินและการซื้อ IP Core

ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA

การออกแบบด้วย IP Core ของ Intel® FPGA

เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA

IP Base Suite

ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro

I-Tested

Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ

IP Core ของพาร์ทเนอร์ Intel® FPGA

เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace

ตัวอย่างการออกแบบ

ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA

การรับรอง IP Core

Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น

ติดต่อฝ่ายขาย

ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว

แสดงเพิ่ม แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์