ชุด AI เอฟพีจีเอ
FPGA AI Suite ช่วยให้นักออกแบบเอฟพีจีเอ วิศวกรการเรียนรู้ของเครื่อง และนักพัฒนาซอฟต์แวร์ สามารถสร้างแพลตฟอร์มเอฟพีจีเอ AI แบบปรับเสริมได้อย่างมีประสิทธิภาพ ยูทิลิตีในชุดสวีทช่วยเร่งการพัฒนาเอฟพีจีเอสำหรับการอนุมาน AI โดยใช้เฟรมเวิร์กที่คุ้นเคยและนิยมกันในอุตสาหกรรม เช่น TensorFlow หรือ PyTorch และชุดเครื่องมือ OpenVINO พร้อมกับใช้ประโยชน์ของขั้นตอนการพัฒนา FPGA ที่แข็งแกร่งและพิสูจน์แล้วด้วยซอฟต์แวร์ Quartus Prime อีกด้วย
ชุด AI เอฟพีจีเอ
สิทธิประโยชน์
รุ่นประสิทธิภาพสูง
Agilex™ 7 FPGA M-ซีรีส์ สามารถให้ประสิทธิภาพสูงสุดตามทฤษฎีที่ 88.5 INT8 TOPS หรือ 3,679 เฟรมต่อวินาทีโดยใช้ FPGA 90%1
ต้นทุนรวมในการเป็นเจ้าของที่ต่ำด้วยการผนึกรวมระบบที่ง่าย
ผนึกรวม AI IP กับส่วนประกอบในระดับระบบอื่นๆ เพื่อให้ได้ความหน่วง พลังงานที่ต่ำลง และพื้นที่ใช้งานที่เล็กลง
รองรับฟรอนต์เอนด์ AI
ใช้ฟรอนต์เอนด์ AI ที่คุณชื่นชอบ เช่น TensorFlow, Caffe, Pytorch, MXNet, Keras และ ONNX
ขั้นตอนที่เป็นมาตรฐานและเรียบง่าย
สร้างและเพิ่ม IP การอนุมาน AI ไว้ในการออกแบบเอฟพีจีเอปัจจุบันหรือใหม่ด้วยซอฟต์แวร์ Quartus Prime หรือเครื่องมือออกแบบแพลตฟอร์ม
การเข้าถึงโมเดลที่ฝึกอบรมไว้ล่วงหน้า
FPGA AI Suite รองรับโมเดลส่วนใหญ่ใน Open Model Zoo
การแปลงโมเดลที่ฝึกอบรมไว้ล่วงหน้าอย่างไร้รอยต่อ
ชุดเครื่องมือ OpenVINO จะแปลงโมเดลจากเฟรมเวิร์กมาตรฐานส่วนใหญ่ให้เป็นรูปแบบขั้นกลาง
การผลิต AI IP แบบปรับเสริมเพียงแค่กดปุ่ม
FPGA AI Suite จะผลิต IP การอนุมาน AI ที่ดีเยี่ยมจากโมเดล AI ที่ฝึกอบรมไว้ล่วงหน้าโดยสำรวจพื้นที่การออกแบบทั้งหมด โดยมุ่งหมายเพื่อจะใช้ทรัพยากรและสร้างประสิทธิภาพได้อย่างลงตัวที่สุด
การตรวจสอบโมเดลแต่ต้นแบบลดการใช้ฮาร์ดแวร์
การจําลองซอฟต์แวร์บิตแม่นยํา2 ของ IP การอนุมาน AI มีให้ผ่านอินเทอร์เฟซปลั๊กอิน OpenVINO ซึ่งช่วยให้สามารถประเมินความแม่นยําของโมเดลโดยไม่ต้องใช้ฮาร์ดแวร์ได้อย่างรวดเร็ว
ขั้นตอนพัฒนาการอนุมานเอฟพีจีเอ AI
ขั้นตอนการพัฒนาผสมผสานเวิร์กโฟลว์ของฮาร์ดแวร์และซอฟต์แวร์เข้ากับเวิร์กโฟลว์ AI ทั่วไปแบบครบวงจรได้อย่างราบรื่น ขั้นตอนมีดังนี้:
1 OpenVINO Model Optimizer จะแปลงโมเดลที่ฝึกอบรมไว้ล่วงหน้าของคุณให้เป็นไฟล์เครือข่ายรูปแบบขั้นกลาง (.xml) และไฟล์ Weight และ Bias (.bin)
2 คอมไพเลอร์ FPGA AI Suite มีไว้ใช้:
- จัดเตรียมพื้นที่โดยประมาณหรือตัวชี้วัดประสิทธิภาพสำหรับไฟล์สถาปัตยกรรมที่กำหนด หรือสร้างไฟล์สถาปัตยกรรมที่ปรับให้เหมาะสม (สถาปัตยกรรมอ้างอิงถึงพารามิเตอร์ IP อนุมาน เช่น ขนาดของอาร์เรย์ PE, ความแม่นยำ, ฟังก์ชันการเปิดใช้งาน, ความกว้างของอินเทอร์เฟซ, ขนาดหน้าต่าง, ฯลฯ)
- รวบรวมไฟล์เครือข่ายเป็นไฟล์ .bin พร้อมพาร์ติชันเครือข่ายสำหรับเอฟพีจีเอและ CPU (หรือทั้งสองอย่าง) พร้อมด้วย Weights และ Biases
3. ไฟล์ .bin ที่คอมไพล์แล้วถูกนำเข้าโดยแอปพลิเคชันการอนุมานผู้ใช้ขณะรันไทม์
- รันไทม์อินเทอร์เฟซโปรแกรมแอปพลิเคชัน (API) ประกอบด้วย API เอนจินการอนุมาน (รันไทม์พาร์ติชัน CPU และเอฟพีจีเอ, การอนุมานกำหนดการ) และเอฟพีจีเอ AI (หน่วยความจำ DDR, บล็อกฮาร์ดแวร์เอฟพีจีเอ)
4. การออกแบบอ้างอิงมีไว้แสดงถึงการดำเนินงานพื้นฐานของการนำเข้า .bin และการใช้งานการอนุมานบนเอฟพีจีเอ โดยมี CPU โฮสต์ไว้รองรับ (โปรเซสเซอร์ x86 และ Arm) รวมทั้งการดำเนินงานการอนุมานแบบไร้โฮสต์ด้วย
5. การจําลองซอฟต์แวร์ของ FPGA AI Suite IP สามารถเข้าถึงได้ผ่านอินเทอร์เฟซปลั๊กอิน OpenVINO ซึ่งช่วยให้สามารถประเมินความถูกต้องของ FPGA AI IP ได้อย่างรวดเร็วโดยไม่ต้องเข้าถึงฮาร์ดแวร์ (สําหรับ Agilex™ 5 FPGA เท่านั้น)
หมายเหตุ:
อุปกรณ์ที่รองรับ: Agilex™ 5 FPGA, Agilex™ 7 FPGA, Cyclone® 10 GX FPGA, Arria® 10 FPGA
เครือข่าย เลเยอร์ และฟังก์ชัน3การเปิดใช้งานที่ได้รับการทดสอบ:
- ResNet-50, MobileNet v1/v2/v3, YOLO v3, TinyYOLO v3, UNET, i3d
- 2D Conv, 3D Conv, เชื่อมต่อเต็มรูปแบบ, Softmax, BatchNorm, EltWise Mult, Clamp
- ReLU, PReLU, Tanh, สวิช, Sigmoid, ซึ่งกันและกัน
สถาปัตยกรรมระดับระบบ
FPGA AI Suite มีความยืดหยุ่นและสามารถกำหนดค่าได้สำหรับหลากหลายรูปแบบการใช้งานในระดับระบบ รูปที่ 1 แสดงรายการสำหรับวิธีปกติในการผนวกรวม FPGA AI Suite IP ไว้ในระบบ รูปแบบการใช้งานจะครอบคลุมถึงมิติต่างๆ ไม่ว่าจะเป็นแพลตฟอร์มแบบฝังที่ได้รับการปรับเสริม หรือแอปพลิเคชันที่มี CPU โฮสต์ (โปรเซสเซอร์ Intel® Core™, โปรเซสเซอร์ Arm) หรือสภาพแวดล้อมของศูนย์ข้อมูลที่มีโปรเซสเซอร์ Intel® Xeon® โดยจะรองรับการออกแบบแบบไร้โฮสต์และโปรเซสเซอร์แบบยืดหยุ่น อย่างเช่นโปรเซสเซอร์ Nios® V
รูปที่ 1: โทโพโลยีปกติของระบบ Intel FPGA AI Suite
การผ่องถ่าย CPU
ตัวเร่ง AI
การผ่องถ่าย CPU แบบมัลติฟังก์ชัน
ตัวเร่ง AI + ฟังก์ชันฮาร์ดแวร์เพิ่มเติม
การนำเข้า/การประมวลผลแบบอินไลน์ + AI
ตัวเร่ง AI + การนำเข้าโดยตรงและการสตรีมข้อมูล
เอฟพีจีเอ SoC แบบฝัง + AI
ตัวเร่ง AI + การนำเข้าโดยตรงและการสตรีมข้อมูล + ฟังก์ชันฮาร์ดแวร์ +
โปรเซสเซอร์ Arm หรือ Nios® V แบบฝัง
การเดินทางตามแนวทางการออกแบบ AI FPGA
สำรวจแนวทางการออกแบบเอฟพีจีเอ AI แบบโต้ตอบได้ ซึ่งจะมีคู่มือแบบเป็นขั้นเป็นตอนให้เพื่อพัฒนาการออกแบบทรัพย์สินทางปัญญา (IP) ด้าน AI
เริ่มการออกแบบ
เรียนรู้เพิ่มเติมเกี่ยวกับเอฟพีจีเอ AI
เรียกดูแหล่งข้อมูล เอกสารอ้างอิง และเรื่องราวความสำเร็จของเอฟพีจีเอ AI
เรียนรู้เพิ่มเติม
เหตุใดเอฟพีจีเอจึงเหมาะที่จะปฏิบัติใช้ AI เป็นพิเศษ
อ่านเกี่ยวกับรูปแบบการใช้งานที่เกิดขึ้นใหม่สำหรับการอนุมาน AI แบบใช้เอฟพีจีเอในแอปพลิเคชัน AI แบบเอดจ์และกำหนดเอง รวมถึงโซลูชันซอฟต์แวร์และฮาร์ดแวร์สำหรับเอฟพีจีเอ AI แบบเอดจ์
อ่านเอกสารข้อมูล
ข้อมูลผลิตภัณฑ์และประสิทธิภาพ
ประสิทธิภาพจะแตกต่างกันไปตามการใช้งาน การกำหนดค่า และปัจจัยอื่นๆ เรียนรู้เพิ่มเติมที่ www.Intel.com/PerformanceIndex
ผลลัพธ์ประสิทธิภาพอ้างอิงตามการทดสอบในวันที่ที่ระบุดังที่แสดงในการกำหนดค่า และอาจไม่ใช่ข้อมูลล่าสุดที่เผยแพร่ต่อสาธารณะทั้งหมด ดูการสำรองข้อมูลสำหรับรายละเอียดการกำหนดค่า ไม่มีผลิตภัณฑ์หรือส่วนประกอบใดที่จะปลอดภัยอย่างสมบูรณ์แบบ
ค่าใช้จ่ายและผลลัพธ์ของคุณอาจแตกต่างกันไป
ความแตกต่างจากการปัดเศษเล็กน้อยระหว่างการจำลองการทำงานซอฟต์แวร์และฮาร์ดแวร์ โดยทั่วไปจะส่งผลต่อความแตกต่างของความเที่ยงที่ต่ำที่สุด (ULP) ไม่เกินสองหน่วย