Cyclone® V FPGA และ SoC FPGA

Cyclone® V FPGA มีกำลังรวมที่ต่ำกว่าเมื่อเทียบกับรุ่นก่อน ความสามารถในการรวมตรรกะที่มีประสิทธิภาพ, ตัวแปรตัวรับส่งสัญญาณในตัว และตัวแปร SoC FPGA ที่มีระบบฮาร์ดโปรเซสเซอร์ที่ใช้ ARM* (HPS) แนะนำให้ใช้กลุ่มผลิตภัณฑ์สำหรับการใช้งานและการออกแบบเน้น Intel Edge

เลือกจากตัวแปรต่อไปนี้: Cyclone® VE FPGA พร้อมลอจิกเท่านั้น, Cyclone® V GX FPGA พร้อมตัวรับส่งสัญญาณ 3.125 Gbps, Cyclone® V GT FPGA พร้อมตัวรับส่งสัญญาณ 6.144 Gbps, Cyclone® V SE SoC พร้อมระบบตัวประมวลผลแบบแข็งที่ใช้ ARM* (HPS) และตรรกะ, Cyclone® V SX SoCs พร้อม HPS ที่ใช้ ARM* และตัวรับส่งสัญญาณ 3.125 Gbps และ Cyclone® V ST SoCs พร้อม HPS ที่ใช้ ARM* และตัวรับส่งสัญญาณ 6.144 Gbps

ดูเพิ่มเติม: Cyclone® V FPGA ซอฟต์แวร์การออกแบบ ,ร้านออกแบบ,ดาวน์โหลด,ชุมชน, และการสนับสนุน

Cyclone® V FPGA และ SoC FPGA

สถาปัตยกรรมตระกูล

สถาปัตยกรรม Cyclone® V

Cyclone® V FPGA สานต่อประเพณีในตระกูลอุปกรณ์ Intel® Cyclone® ที่ผสมผสานระหว่างพลังงานต่ำ ฟังก์ชันการทำงานสูงและต้นทุนต่ำอย่างที่ไม่เคยมีมาก่อน Cyclone® V FPGA ในตอนนี้ได้รวมเอา ระบบตัวประมวลผลแบบรวมฮาร์ด (HPS) ที่เป็นอุปกรณ์เสริม – ซึ่งประกอบด้วยโปรเซสเซอร์ อุปกรณ์ต่อพ่วง และตัวควบคุมหน่วยความจำ – ด้วยแฟบริก FPGA โดยใช้แกนหลักในการเชื่อมต่อที่มีแบนด์วิดท์สูง การผสมผสานระหว่าง HPS กับแฟบริก FPGA พลังงานต่ำ 28 นาโนเมตรของ Intel มอบประสิทธิภาพและระบบนิเวศของโปรเซสเซอร์ ARM* ระดับแอพพลิเคชั่นที่มีความยืดหยุ่น ต้นทุนและการใช้พลังงานต่ำของ Cyclone® V FPGA

สถาปัตยกรรมคอร์ Cyclone® V FPGA ประกอบด้วยสิ่งต่อไปนี้:

  • องค์ประกอบลอจิกเทียบเท่า (LE) สูงสุด 300,000 รายการที่จัดเรียงเป็นคอลัมน์แนวตั้งของโมดูลลอจิกแบบปรับได้ (ALM)
  • หน่วยความจำแบบฝังสูงสุด 12 Mb ที่จัดเรียงเป็นบล็อก 10 Kb (M10K)
  • บล็อกอาร์เรย์ลอจิกหน่วยความจำแบบกระจาย (MLAB) สูงสุด 1.7 Mb
  • บล็อกการประมวลผลสัญญาณดิจิทัล (DSP) ที่มีความแม่นยำแบบแปรผันสูงสุด 342 บล็อกที่ปรับใช้ตัวคูณแบบฝังตัวได้สูงสุด 684 18x18
  • ลูปล็อกเฟส (PLL) ของการสังเคราะห์นาฬิกาเศษส่วนแปดลูป

ทรัพยากรลอจิกเหล่านี้ทั้งหมดเชื่อมต่อถึงกันผ่านเครือข่ายการตอกบัตรที่มีความยืดหยุ่นสูง โดยมีโครงสร้างสัญญาณนาฬิกาทั่วโลกมากกว่า 30 รายการและสถาปัตยกรรมการกำหนดเส้นทาง MultiTrack ประสิทธิภาพสูงของ Intel รุ่นที่ปรับให้เหมาะสมด้านพลังงาน

รองรับอินเทอร์เฟซที่ยืดหยุ่น

Cyclone® V FPGA ให้การสนับสนุนอินเทอร์เฟซที่ยืดหยุ่นด้วยตัวรับส่งสัญญาณสูงสุด 12 5-Gbps ที่ด้านซ้ายของแม่พิมพ์ แฟบริกคอร์ของลอจิกและการกำหนดเส้นทางล้อมรอบด้วยองค์ประกอบ I/O และ PLL อุปกรณ์ Cyclone® V มี PLL สองถึงแปดตัว องค์ประกอบ I/O รองรับ 840 MHz LVDS และ 800 Mbps ของแบนด์วิดท์หน่วยความจำภายนอก องค์ประกอบ I/O เหล่านี้รองรับมาตรฐาน I/O แบบเฟืองท้ายและปลายเดี่ยวทั้งหมด รวมถึง 3.3 V LVTTL ที่ความแรงของไดรฟ์สูงสุด 16 mA

Hard IP มากมาย

Cyclone® V FPGA ประกอบด้วยบล็อกทรัพย์สินทางปัญญา (IP) ที่เข้มงวด เช่น HPS ที่ใช้ ARM*, บล็อก IP แบบฮาร์ด PCI Express* (PCIe*) สูงสุดสองบล็อก และตัวควบคุมหน่วยความจำแบบหลายพอร์ตแบบแข็งแกร่งสูงสุดสองตัว บล็อก PCIe ที่ชุบแข็งรองรับความกว้างสูงสุดสี่เลนสำหรับ Gen1 และสี่เลนสำหรับแอพพลิเคชั่น Gen2 และตอนนี้มีการรองรับมัลติฟังก์ชั่น การรองรับแบบมัลติฟังก์ชั่นช่วยให้อุปกรณ์ต่อพ่วงสูงสุดแปดตัวสามารถแชร์ลิงก์ PCIe เดียวกับแมปหน่วยความจำแต่ละรายการ และการควบคุมและการลงทะเบียนสถานะ (CSR) เพื่อทำให้การพัฒนาไดรเวอร์ซอฟต์แวร์ง่ายขึ้น ตัวควบคุมหน่วยความจำแบบหลายพอร์ตที่แข็งแกร่งสามารถตัดสินระหว่างมาสเตอร์ที่แตกต่างกันได้ถึงหกตัว และเสนอคำสั่งและการจัดลำดับข้อมูลใหม่เพื่อเพิ่มประสิทธิภาพสูงสุดของลิงก์ DRAM ของคุณ

การรักษาความปลอดภัยการออกแบบ

เพื่อปกป้องการลงทุน IP อันมีค่าของคุณ Cyclone® V FPGA ยังให้การป้องกันการออกแบบที่ครอบคลุมมากที่สุดใน FPGA รวมถึงการเข้ารหัสบิตสตรีม 256 บิต Advanced Encryption Standard (AES) การป้องกันพอร์ต JTAG ออสซิลเลเตอร์ภายใน การทำให้เป็นศูนย์ (active clear) และคุณสมบัติตรวจสอบความซ้ำซ้อนแบบวนซ้ำ (CRC)

ตัวควบคุมหน่วยความจำหลายพอร์ต

บล็อกทรัพย์สินทางปัญญา (IP) ของตัวควบคุมหน่วยความจำแบบหลายพอร์ตนำประสิทธิภาพการทำงานและความได้เปรียบด้านเวลาออกสู่ตลาดในระดับใหม่ คุณสมบัติขั้นสูงสำหรับการสนับสนุนคำสั่งและการจัดลำดับข้อมูลใหม่ช่วยเพิ่มประสิทธิภาพของอินเทอร์เฟซ DRAM ของคุณได้อย่างมาก ตัวควบคุมหน่วยความจำแบบหลายพอร์ตช่วยลดเวลาในการปิดและลดจำนวน I/O โดยอนุญาตให้ใช้ฟังก์ชันได้ถึงหกฟังก์ชันเพื่อแชร์อุปกรณ์หน่วยความจำเครื่องเดียว ซึ่งจะช่วยประหยัดพื้นที่ PCB และเพิ่มประสิทธิภาพบัส ดังนั้นคุณจึงประหยัดเวลา ต้นทุนระบบ และพลังงาน

IP ตัวควบคุมหน่วยความจำหลายพอร์ตรองรับคุณสมบัติต่อไปนี้:

  • พารามิเตอร์การกำหนดเวลาที่กำหนดค่าโดยผู้ใช้ที่ตั้งไว้ระหว่างการคอมไพล์หรือระหว่างการทำงานของ FPGA
  • รองรับอุปกรณ์หน่วยความจำสูงสุด 4 Gb ต่อการเลือกชิป
  • ตัวเลือก 2 ชิป
  • ความกว้างของหน่วยความจำที่กำหนดค่าได้ 8, 16, 24, 32 และ 40 บิต
  • รหัสแก้ไขข้อผิดพลาด (ECC) ฮาร์ดรองรับความกว้างข้อมูล 16 บิตและ 32 บิต
  • การกำหนดค่าพอร์ตอินเทอร์เฟซแฟบริกที่ยืดหยุ่นพร้อมพอร์ตคำสั่งสูงสุด 6 พอร์ตและข้อมูลสูงสุด 256 บิต
  • การเชื่อมตัวควบคุมสองตัวเข้าด้วยกันเพื่อให้บริการแอพพลิเคชั่นแบนด์วิธที่สูงขึ้นโดยการสร้างหน่วยความจำ x64 เสมือน
  • การประหยัดพลังงาน DRAM รวมถึงการรีเฟรชอัตโนมัติและการลดพลังงานลง

ตัวควบคุมหน่วยความจำแบบหลายพอร์ตประกอบด้วยสองบล็อกหลักดังแสดงในแผนภาพสถาปัตยกรรมตัวควบคุมหน่วยความจำหลายพอร์ต:

  • ส่วนหน้าแบบหลายพอร์ต—จัดการอนุญาโตตุลาการของการอ่านและเขียนหน่วยความจำระหว่างมาสเตอร์สูงสุดหกตัว
  • PHY—อินเทอร์เฟซระหว่างตัวควบคุมหน่วยความจำและอุปกรณ์หน่วยความจำ ดำเนินการอ่านและเขียนจริงเข้าและออกจากหน่วยความจำภายนอก

ส่วนหน้าแบบหลายพอร์ตมีคุณสมบัติการอนุญาโตตุลาการและการจัดลำดับใหม่ดังต่อไปนี้:

  • คำสั่งและการจัดลำดับข้อมูลใหม่เพื่อเพิ่มประสิทธิภาพบัส
  • การดำเนินการที่ไม่เป็นระเบียบของคำสั่ง DRAM
  • การตรวจจับการชนและการส่งคืนผลลัพธ์ตามลำดับ
  • การสนับสนุนลำดับความสำคัญที่กำหนดค่าได้แบบไดนามิกพร้อมทั้งการจัดกำหนดการลำดับความสำคัญแบบสัมบูรณ์และแบบสัมพันธ์

อินเทอร์เฟซ PHY บนตัวควบคุมหน่วยความจำแบบหลายพอร์ตมีคุณสมบัติการสอบเทียบต่อไปนี้สำหรับการจัดลำดับข้อมูลและการควบคุมเวลา:

  • บัฟเฟอร์ FIFO การอ่านที่แข็งแกร่งในเส้นทางรีจิสเตอร์อินพุต
  • รีจิสเตอร์ DDR เฉพาะในองค์ประกอบ I/O
  • ไดนามิกเดสก์ดิวดีเลย์ด้วยความละเอียด 25 ps เพื่อปรับหน้าต่างสุ่มตัวอย่างให้เหมาะสม
  • วงจรปรับความเอียงเพื่อให้สามารถสอบเทียบเส้นทางแบบเต็มจากลอจิก FPGA ไปยังอุปกรณ์หน่วยความจำได้ทั้งบนเส้นทางการอ่านและการเขียน
  • การสอบเทียบการสิ้นสุดบนชิปเพื่อจำกัดความแปรผันของอิมพีแดนซ์สิ้นสุด
  • การสิ้นสุดแบบไดนามิกบนชิปเพื่อสลับระหว่างการสิ้นสุดแบบอนุกรมและแบบขนานเพื่อความสมบูรณ์ของสัญญาณที่เหมาะสมที่สุด
  • ดีเลย์เชน DLL สำหรับการเปลี่ยนเฟส DQS ที่ชดเชยอุณหภูมิ

IP ฮาร์ดคอนโทรลเลอร์หน่วยความจำหลายพอร์ตใน Cyclone® V FPGA รองรับ DDR3 SDRAM, DDR2 SDRAM และ LPDDR2 (รองรับอันดับเดียวเท่านั้น) Cyclone® V FPGA ยังรองรับตัวควบคุมหน่วยความจำแบบซอฟต์สำหรับอินเทอร์เฟซหน่วยความจำที่กล่าวถึง

พลังงาน

การใช้พลังงาน Cyclone® V เมื่อเทียบกับ FPGA รุ่นก่อนหน้า

การเพิ่มประสิทธิภาพซิลิคอนและสถาปัตยกรรม

Intel ได้ดำเนินการตามขั้นตอนที่สำคัญในการลดพลังงานใน Cyclone® V FPGA รวมถึงการใช้เทคโนโลยีการผลิต LP ขนาด 28 นาโนเมตร, แรงดันไฟฟ้าหลักที่ลดลง, การเลือกทรานซิสเตอร์ VT ต่ำและ VT สูงอย่างขยันขันแข็งเพื่อลดพลังงานคงที่ ความจุเกตที่ต่ำกว่า ตัวรับส่งสัญญาณที่ปรับให้เหมาะสมด้านพลังงาน สถาปัตยกรรมและทรัพย์สินทางปัญญาที่แข็งตัว (IP) เพิ่มขึ้น ตัวอย่างเช่น บล็อก IP ฮาร์ดคอนโทรลเลอร์หน่วยความจำหลายพอร์ตใหม่และบล็อก IP ฮาร์ด PCI Express* ใช้การใช้งานซอฟต์ลอจิกน้อยกว่า 10 เปอร์เซ็นต์และ 20 เปอร์เซ็นต์ตามลำดับ บล็อกตัวรับส่งสัญญาณเหล่านี้สามารถปิดทำงานหากไม่ได้ใช้ ดังนั้นจึงให้กลไกเพื่อลดการใช้พลังงานรวมในการออกแบบของคุณได้มากขึ้น

ประโยชน์ของพลังงานต่ำ

การรวมกันของการบูรณาการที่เพิ่มขึ้นและ Cyclone® V FPGA ที่ใช้พลังงานต่ำส่งผลให้เกิดประโยชน์ระดับระบบที่สำคัญสำหรับการใช้งานที่หลากหลาย:

อุปกรณ์ที่ใช้แบตเตอรี่แบบพกพาหรือแบบใช้มือถือ

พื้นที่จำกัดและสภาพแวดล้อมอื่นๆ ที่ท้าทายต่อความร้อน

การใช้งานที่ต้องการต้นทุนต่ำในที่ที่ระบบทำความเย็นไม่คุ้มค่า

แสดงเพิ่มขึ้น แสดงน้อยลง

การประมาณและการวิเคราะห์พลังงานที่แม่นยำ

Intel ทำให้การประเมินและวิเคราะห์พลังงานจากแนวคิดการออกแบบผ่านการนำไปใช้งานได้ง่าย ด้วยเครื่องมือออกแบบการจัดการพลังงานที่แม่นยำและครบถ้วนที่สุดในอุตสาหกรรม Intel เสนอทรัพยากรการประเมินและการวิเคราะห์พลังงานดังต่อไปนี้:

เมื่อออกแบบ คุณสามารถใช้ตัวประมาณค่ากำลังไฟฟ้าล่วงหน้า (EPE) ในระหว่างขั้นตอนแนวคิดการออกแบบและตัววิเคราะห์กำลังไฟฟ้าในระหว่างขั้นตอนการนำการออกแบบไปใช้ EPE เป็นเครื่องมือวิเคราะห์ตามสเปรดชีตที่ช่วยให้สามารถกำหนดขอบเขตพลังงานได้ตั้งแต่เนิ่นๆ โดยพิจารณาจากการเลือกอุปกรณ์และแพ็คเกจ เงื่อนไขการทำงาน และการใช้อุปกรณ์ โมเดลพลังงานใน EPE นั้นสัมพันธ์กับซิลิกอน ทำให้สามารถประเมินการใช้พลังงานของการออกแบบได้อย่างแม่นยำ

เครื่องวิเคราะห์พลังงานเป็นเครื่องมือวิเคราะห์กำลังที่มีรายละเอียดมากกว่ามาก ซึ่งใช้การจัดวางและกำหนดเส้นทางของการออกแบบจริง การกำหนดค่าลอจิก และรูปคลื่นจำลองเพื่อประเมินพลังงานไดนามิกอย่างแม่นยำมาก โดยรวมแล้วเครื่องวิเคราะห์กำลังจะให้ความแม่นยำประมาณ 10 เปอร์เซ็นต์เมื่อใช้กับข้อมูลการออกแบบที่ถูกต้อง รุ่นพลังงานของซอฟต์แวร์ Intel® Quartus® Prime มีความสัมพันธ์กับการวัดค่าซิลิกอนโดยอิงจากการกำหนดค่าการทดสอบมากกว่า 5,000 รายการต่อวงจร

ตลอดขั้นตอนการออกแบบ ศูนย์ข้อมูลการจัดการพลังงานจะให้ข้อมูลที่เป็นประโยชน์เกี่ยวกับพลังงาน การจัดการความร้อน และการจัดการแหล่งจ่ายไฟ

การปรับให้เหมาะสมกับซอฟต์แวร์ Intel® Quartus® Prime

รายละเอียดการใช้งานการออกแบบสามารถปรับปรุงประสิทธิภาพ ลดพื้นที่ และลดพลังงาน ในอดีต ประสิทธิภาพและการแลกเปลี่ยนพื้นที่เป็นไปโดยอัตโนมัติภายในระดับการโอนรีจีสเตอร์ (RTL) ผ่านขั้นตอนการออกแบบสถานที่และเส้นทาง Intel เป็นผู้นำในการนำการเพิ่มประสิทธิภาพด้านพลังงานมาสู่ขั้นตอนการออกแบบ เครื่องมือเพิ่มประสิทธิภาพซอฟต์แวร์ Intel® Quartus® Prime จะใช้ความสามารถสถาปัตยกรรม Cyclone® V โดยอัตโนมัติเพื่อลดพลังงานเพิ่มเติม จึงส่งผลให้การใช้พลังงานโดยรวมลดลงสูงสุด 10 เปอร์เซ็นต์เมื่อเปิดใช้งาน

การเพิ่มประสิทธิภาพซอฟต์แวร์ Intel® Quartus® Prime มีการเพิ่มประสิทธิภาพพลังงานอัตโนมัติมากมายที่โปร่งใสสำหรับคุณ แต่ให้การใช้ประโยชน์สูงสุดจากรายละเอียดสถาปัตยกรรม FPGA เพื่อลดพลังงาน ซึ่งรวมถึง:

  • การแปลงบล็อกการทำงานที่สำคัญ
  • การแมป RAM ของผู้ใช้เพื่อให้ใช้พลังงานน้อยลง
  • การปรับโครงสร้างตรรกะเพื่อลดพลังงานแบบไดนามิก
  • การเลือกอินพุตลอจิกอย่างถูกต้องเพื่อลดความจุบนตาข่ายที่มีการสลับสูง
  • การลดความต้องการพื้นที่และสายไฟสำหรับตรรกะคอร์เพื่อลดพลังงานแบบไดนามิกในการกำหนดเส้นทาง
  • การแก้ไขตำแหน่งเพื่อลดกำลังการตอกบัตร

ระบบฮาร์ดโปรเซสเซอร์ Cyclone® V SoC

กระดูกสันหลังเชื่อมต่อกันระหว่าง HPS กับ FPGA แบนด์วิดธ์สูง

แม้ว่า HPS และ FPGA จะทำงานแยกจากกัน แต่ก็มีการเชื่อมต่อกันอย่างแน่นหนาผ่านการเชื่อมต่อระบบแบนด์วิดธ์สูงที่สร้างขึ้นจากบัสบริดจ์ ARM* AMBA AXI ที่มีประสิทธิภาพสูง IP บัสมาสเตอร์ในแฟบริก FPGA สามารถเข้าถึงบัสสเลฟ HPS ผ่านการเชื่อมต่อระหว่าง FPGA กับ HPS ในทำนองเดียวกัน ต้นแบบบัสของ HPS สามารถเข้าถึงทาสของบัสในแฟบริก FPGA ผ่านบริดจ์ HPS ถึง FPGA ทั้งสองบริดจ์เป็นไปตาม AMBA AXI-3 และรองรับธุรกรรมการอ่านและเขียนพร้อมกัน FPGA Master สูงสุดหกตัวสามารถแชร์ตัวควบคุม HPS SDRAM กับโปรเซสเซอร์ได้ นอกจากนี้ โปรเซสเซอร์ยังสามารถใช้เพื่อกำหนดค่าแฟบริก FPGA ภายใต้การควบคุมโปรแกรมผ่านพอร์ตการกำหนดค่า 32 บิตเฉพาะ

  • HPS ถึง FPGA: อินเตอร์เฟส AMBA AXI ที่กำหนดค่าได้ 32, 64 หรือ 128 บิต
  • FPGA ถึง HPS: อินเตอร์เฟส AMBA AXI ที่กำหนดค่าได้ 32, 64 หรือ 128 บิต
  • ตัวควบคุม FPGA ถึง HPS SDRAM: สูงสุด 6 มาสเตอร์ (พอร์ตคำสั่ง), พอร์ตข้อมูลการอ่าน 4x 64 บิต และพอร์ตข้อมูลการเขียน 4x 64 บิต
  • ตัวจัดการการกำหนดค่า FPGA 32 บิต

คุณลักษณะ HPS

925 MHz, โปรเซสเซอร์ ARM* Cortex-A9 MPCore แบบดูอัลคอร์ คอร์โปรเซสเซอร์แต่ละคอร์ประกอบด้วย:

  • แคชคำสั่ง L1 32 KB, แคชข้อมูล L1 32 KB
  • หน่วยจุดลอยความแม่นยำเดียวและสองเท่าและเอ็นจิ้นมีเดีย NEON*
  • เทคโนโลยีดีบักและติดตาม CoreSight*
  • 512 KB ของแคช L2 ที่แบ่งปัน
  • 64 KB ของ Scratch RAM
  • ตัวควบคุม Multiport SDRAM พร้อมรองรับ DDR2, DDR3 และ LPDDR2 และรองรับ รหัสแก้ไขข้อผิดพลาด (ECC)
  • ตัวควบคุมการเข้าถึงหน่วยความจำโดยตรง (DMA) 8 ช่อง
  • ตัวควบคุมแฟลช QSPI
  • ตัวควบคุมแฟลช NAND พร้อม DMA
  • ตัวควบคุม SD/SDIO/MMC พร้อม DMA
  • 2x 10/100/1000 การควบคุมการเข้าถึงสื่ออีเธอร์เน็ต (MAC) ด้วย DMA
  • ตัวควบคุม 2x USB On-the-Go (OTG) พร้อม DMA
  • ตัวควบคุม 4 x I2C
  • 2x UART.
  • อุปกรณ์ต่อพ่วงหลัก 2x อินเตอร์เฟสต่อพ่วงอนุกรม (SPI), 2x SPI อุปกรณ์ต่อพ่วงสเลฟ
  • I/O อเนกประสงค์สูงสุด 134 (GPIO)
  • ตัวจับเวลาอเนกประสงค์ 7x
  • ตัวจับเวลา Watchdog 4x
แสดงเพิ่มขึ้น แสดงน้อยลง ดูทั้งหมด

Cyclone® V GX FPGA: ภาพรวมตัวรับส่งสัญญาณ

ตัวรับส่งสัญญาณต้นทุนต่ำไม่ได้ถูกสร้างขึ้นอย่างเท่าเทียมกันทั้งหมด ตระกูล Cyclone® V FPGA ของ Intel มีความยืดหยุ่นที่ช่วยให้คุณใช้ประโยชน์จากทรัพยากรของตัวรับส่งสัญญาณที่มีอยู่ทั้งหมดได้อย่างเต็มที่ และคงการออกแบบไว้ในอุปกรณ์ที่มีขนาดเล็กลงและมีราคาต่ำลง Cyclone® V FPGA มอบความยืดหยุ่นสูงสุดในการใช้โปรโตคอลอิสระ การใช้โปรโตคอลที่เป็นกรรมสิทธิ์พร้อมโครงสร้างแบบแข็ง ทั้งหมดนี้ใช้กำลังไฟต่ำที่สุดเท่าที่เป็นไปได้

ด้วยการจัดหา FPGA ที่มีราคาต่ำและใช้พลังงานต่ำที่สุดในตลาด ตระกูล Cyclone® V FPGA ของ Intel จึงสามารถขยาย Cyclone® FPGA ซีรีส์ได้ ความเป็นผู้นำของตัวรับส่งสัญญาณของ Intel ได้รับการยืนยันอีกครั้งด้วยการจัดส่ง I/O ของตัวรับส่งสัญญาณที่ใช้งานได้จริงภายในการออกแบบ FPGA ชมวิดีโอด้านล่างเพื่อดูการทำงานของ Cyclone® V FPGA

ซีรีย์ Cyclone® V FPGA มีสองรุ่นเพื่อตอบสนองความต้องการในการออกแบบของคุณ Cyclone® V GX FPGA ที่มีตัวรับส่งสัญญาณสูงถึง 3.125 G และ Cyclone® V GT FPGA ที่มีตัวรับส่งสัญญาณสูงถึง 6.144 G

คุณสมบัติตัวรับส่งสัญญาณที่สำคัญ

  • ตัวรับส่งสัญญาณสูงสุดสิบสองตัวรองรับอัตราข้อมูลตั้งแต่ 600 Mbps ถึง 3.125 Gbps หรือ 6.144 Gbps
  • เส้นทางข้อมูลตัวรับส่งสัญญาณที่ยืดหยุ่นและกำหนดค่าได้ง่ายเพื่อใช้โปรโตคอลมาตรฐานอุตสาหกรรมและเป็นกรรมสิทธิ์
  • การตั้งค่าการเน้นล่วงหน้าที่ตั้งโปรแกรมได้และแรงดันขาออกที่ปรับได้ (VOD) เพื่อความสมบูรณ์ของสัญญาณที่ดีขึ้น (SI)
  • อีควอไลเซอร์ตัวรับสัญญาณที่ควบคุมโดยผู้ใช้เพื่อชดเชยการสูญเสียที่ขึ้นกับความถี่ในตัวกลางทางกายภาพ
  • การกำหนดค่าใหม่แบบไดนามิกของตัวรับส่งสัญญาณเพื่อรองรับโปรโตคอลหลายตัวและอัตราข้อมูลในช่องเดียวกันโดยไม่ต้องตั้งโปรแกรม FPGA ใหม่
  • รองรับคุณสมบัติโปรโตคอล เช่น การตอกบัตรสเปรดสเปกตรัมใน PCI Express* (PCIe*), Common Public Radio Interface (CPRI), DisplayPort, V-by-One และการกำหนดค่า SATA
  • วงจรเฉพาะที่สอดคล้องกับอินเทอร์เฟซทางกายภาพสำหรับ PCIe*, XAUI และ Gbps Ethernet (GbE)
  • อินเทอร์เฟซ PIPE ที่เชื่อมต่อโดยตรงกับทรัพย์สินทางปัญญา (IP) ของ PCIe* Gen1 (2.5 Gbps) และ Gen2 (5 Gbps) แบบฝังโดยตรง เพื่อรองรับแอพพลิเคชั่นปลายทางหรือพอร์ตรากหรือพอร์ตรูทที่สอดคล้องกับ PCI-SIG*
  • การสั่งไบต์ในตัวเพื่อให้เฟรมหรือแพ็กเก็ตเริ่มต้นในเลนไบต์ที่รู้จักเสมอ
  • ตัวเข้ารหัสและตัวถอดรหัส 8B/10B ที่ทำการเข้ารหัส 8 บิตถึง 10 บิตและการถอดรหัส 10 บิตถึง 8 บิต
  • ตัวควบคุมการจ่ายไฟแบบ On-Die สำหรับปั๊มชาร์จแบบ Phase Locked Loop (PLL) ของตัวส่งและตัวรับ และออสซิลเลเตอร์ที่ควบคุมด้วยแรงดันไฟฟ้า (VCO) เพื่อการป้องกันเสียงรบกวนที่เหนือกว่า
  • การแยกแหล่งจ่ายไฟบนชิปเพื่อตอบสนองความต้องการกระแสไฟชั่วคราวที่ความถี่สูง ซึ่งช่วยลดความจำเป็นในการแยกตัวเก็บประจุแบบออนบอร์ด
  • คุณสมบัติการวินิจฉัย เช่น การวนกลับแบบอนุกรม การวนซ้ำแบบขนาน การย้อนกลับแบบอนุกรมแบบย้อนกลับ และความสามารถในการย้อนกลับของมาสเตอร์และทาสในบล็อก PCIe* ที่ปฏิบัติตาม PCI-SIG*

บล็อกไดอาแกรม PCS แสดงตัวรับส่งสัญญาณ Cyclone® V FPGA ทั้งไฟล์แนบสื่อทางกายภาพ (PMA) และเลเยอร์ย่อยการเข้ารหัสทางกายภาพ (PCS) บล็อกภายใน PCS สามารถข้ามได้ ขึ้นอยู่กับความต้องการของคุณ

แสดงเพิ่มขึ้น แสดงน้อยลง ดูทั้งหมด

    รูปที่ 1 เครื่องรับส่งสัญญาณ Cyclone® V FPGA, PMA และบล็อกไดอะแกรม PCS

แหล่งข้อมูลเพิ่มเติม

สำรวจเนื้อหาเพิ่มเติมที่เกี่ยวข้องกับอุปกรณ์เอฟพีจีเอ Intel® เช่น บอร์ดการพัฒนา ทรัพย์สินทางปัญญา การสนับสนุนและอื่นๆ

Support Resources

Resource center for training, documentation, downloads, tools and support options.

Development Boards

Intel® FPGA and its partners offer a large selection of development boards and hardware tools to accelerate the FPGA design process.

Intellectual Property

The Intel® FPGA IP portfolio covers a wide variety of applications with a combination of soft and hardened IP cores along with reference designs.

Design Tools

Explore our suite of software and development tools to assist hardware engineers and software developers when creating an FPGA design.

Contact Sales

Get in touch with sales for your Intel® FPGA product design and acceleration needs.

Ordering Codes

Decipher Intel® FPGA part numbers, including the significance of certain prefixes and package codes.

Where to Buy

Contact an Intel® Authorized Distributor today.

เปรียบเทียบผลิตภัณฑ์
เปรียบเทียบระบบ