บทนำ
การออกแบบนี้แสดงอัลกอริธึม Cyclic Redundancy Check (CRC) โดยใช้คุณสมบัติคําสั่งแบบกําหนดเองของโปรเซสเซอร์ Nios® V/g โดยใช้ Agilex™ 7 FPGA F-Series Development Kit
IP Core
(5)
| คอร์ IP | ประเภทคอร์ IP |
|---|---|
| NIOS V/g soft processor core | Embedded Processor |
| On Chip RAM | Other |
| JTAG UART | Other |
| Custom PE CRC | Other |
| In-System Sources & Probes Intel FPGA IP | Debug |
คำอธิบายโดยละเอียด
กลไกประมวลผล (PE) ที่ดําเนินการอัลกอริธึม CRC เชื่อมต่อกับ Nios®โปรเซสเซอร์ V/g โดยใช้อินเทอร์เฟซคําสั่งแบบกําหนดเอง เวอร์ชันปัจจุบันของอินเทอร์เฟซคําสั่งแบบกําหนดเองของโปรเซสเซอร์ Nios® V/g รองรับการทํางานสูงสุด 32 บิต
โปรดดูเอกสารสําหรับรายละเอียดเกี่ยวกับการออกแบบ
เตรียมเทมเพลตการออกแบบใน GUI ซอฟต์แวร์ Quartus Prime
หมายเหตุ: หลังจากดาวน์โหลดตัวอย่างการออกแบบแล้ว คุณต้องเตรียมเทมเพลตการออกแบบ ไฟล์ที่คุณดาวน์โหลดมาจากรูปแบบของไฟล์ <project>.par ซึ่งมีเวอร์ชันที่ถูกบีบอัดของไฟล์การออกแบบของคุณ (คล้ายกับไฟล์ .qar) และเมตาดาต้าที่ใช้อธิบายโครงการ การผสมผสานของข้อมูลนี้คือสิ่งที่ถือเป็นไฟล์ <project>.par คุณสามารถดับเบิลคลิกที่ไฟล์ <project>.par และ Quartus จะเปิดโครงการนั้น