ตัวอย่างการออกแบบ Intel® Arria® 10 FPGA – SoC Scalable Multispeed 10M – 10G Ethernet

ตัวอย่างการออกแบบ Intel® Arria® 10 FPGA – SoC Scalable Multispeed 10M – 10G Ethernet

715029
3/14/2017

บทนำ

การออกแบบอ้างอิงนี้อธิบายถึงการออกแบบอีเธอร์เน็ต 10M - 10G แบบ Multispeed ที่ปรับขนาดได้ ซึ่งแสดงให้เห็นถึงการทํางานของอีเทอร์เน็ตของอีเทอร์เน็ตความหน่วงต่ํา 10G MAC และ Intel® Arria® 10 FPGA 1G/10G PHY Intel FPGA IP ฟังก์ชันที่มุ่งเป้าไปที่ชุดพัฒนา FPGA Intel Arria SoC โดยมอบแพลตฟอร์มการทดสอบและการสาธิตที่ยืดหยุ่นซึ่งผู้ใช้สามารถควบคุม ทดสอบ และตรวจสอบการทํางานของอีเธอร์เน็ตบนพาธข้อมูล TX และ RX

รายละเอียดการออกแบบ

ตระกูลอุปกรณ์

Intel® Arria® 10 FPGA และ SoC FPGA

Quartus Edition

Intel® Quartus® Prime Standard Edition

Quartus Version

16.1

IP Core (31)
คอร์ IP ประเภทคอร์ IP
altera_jtag_avalon_master QsysInterconnect
Avalon-ST Bytes to Packets Converter QsysInterconnect
Avalon-ST Channel Adapter QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Avalon-ST JTAG Interface QsysInterconnect
Avalon-ST Packets to Bytes Converter QsysInterconnect
Reset Controller QsysInterconnect
Avalon-ST Timing Adapter QsysInterconnect
Avalon Packets to Transaction Converter QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Avalon-MM Clock Crossing Bridge QsysInterconnect
MM Interconnect QsysInterconnect
Avalon-ST Adapter QsysInterconnect
Avalon-ST Error Adapter QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
Memory-Mapped Router QsysInterconnect
Memory-Mapped Traffic Limiter QsysInterconnect
SPI (3 Wire Serial) SPI
Low Latency Ethernet 10G MAC Ethernet
Arria 10 1G/10GbE and 10GBASE-KR PHY Ethernet
Arria 10 Transceiver Native PHY TransceiverPHY
Transceiver PHY Reset Controller TransceiverPHY
Altera IOPLL ClocksPLLsResets
Arria 10 Transceiver ATX PLL TransceiverPLL
Arria 10 FPLL ClocksPLLsResets
Altera Arria 10 XCVR Reset Sequencer Other
Altera In-System Sources & Probes SimulationDebugVerification

คำอธิบายโดยละเอียด

เตรียมเทมเพลตการออกแบบในซอฟต์แวร์ Quartus Prime GUI (เวอร์ชัน 14.1 และใหม่กว่า)


หมายเหตุ: หลังจากดาวน์โหลดตัวอย่างการออกแบบแล้ว คุณต้องเตรียมเทมเพลตการออกแบบ ไฟล์ที่คุณดาวน์โหลดมาจากรูปแบบของไฟล์ <project>.par ซึ่งมีเวอร์ชันที่ถูกบีบอัดของไฟล์การออกแบบของคุณ (คล้ายกับไฟล์ .qar) และเมตาดาต้าที่ใช้อธิบายโครงการ การผสมผสานของข้อมูลนี้คือสิ่งที่ถือเป็นไฟล์ <project>.par ในรุ่นที่เผยแพร่ 16.0 หรือใหม่กว่าคุณสามารถดับเบิลคลิกที่ไฟล์ <project>.par และ Quartus จะเปิดโครงการนั้น


วิธีที่สองเมื่อต้องการนําแม่แบบโครงการมาใช้คือ ผ่านตัวช่วยสร้างโครงการใหม่ (ตัวช่วยสร้างแฟ้ม -> ตัวช่วยสร้างโครงการใหม่) หลังจากป้อนชื่อและโฟลเดอร์โครงการในแผงแรกแผงที่สองจะขอให้คุณระบุโครงการหรือเทมเพลตโครงการที่ว่างเปล่า เลือกเท็มเพลตโครงการ คุณจะเห็นรายการของโครงการแม่แบบการออกแบบที่คุณได้โหลดมาก่อนรวมถึง "การออกแบบ Pinout พื้นฐาน" ต่างๆที่มี pinout และการตั้งค่าสําหรับชุดพัฒนาที่หลากหลาย ถ้าคุณไม่เห็นแม่แบบการออกแบบของคุณในรายการ ให้คลิกบนการเชื่อมโยงที่ระบุ



เรียกดูแฟ้ม <project>.par ที่คุณดาวน์โหลด ให้คลิก ถัดไป ตามด้วย 'เสร็จสิ้น' และแม่แบบการออกแบบของคุณจะถูกติดตั้งและแสดงในบานหน้าต่าง Project Navigator ใน Quartus


หมายเหตุ: เมื่อการออกแบบถูกจัดเก็บไว้ใน Design Store เป็นแม่แบบการออกแบบ การออกแบบนั้นได้รับการทดสอบการถดถอยก่อนหน้านี้กับซอฟต์แวร์ Quartus เวอร์ชันที่ระบุไว้ การถดถอยทําให้มั่นใจได้ว่าเทมเพลตการออกแบบจะผ่านการวิเคราะห์/การสังเคราะห์/ข้อต่อ/การประกอบในขั้นตอนการออกแบบ Quartus



เตรียมเทมเพลตการออกแบบในบรรทัดคําสั่งของซอฟต์แวร์ Quartus Prime


ที่บรรทัดคําสั่ง ให้พิมพ์คําสั่งต่อไปนี้

quartus_sh --platform_install -package <project directory>/<project>.par


เมื่อกระบวนการเสร็จสิ้น แล้วพิมพ์:

quartus_sh --platform -name <project>



หมาย เหตุ:

* เวอร์ชั่น ACDS: 16.1.0 Standard


รายละเอียดการออกแบบ

ตระกูลอุปกรณ์

Intel® Arria® 10 FPGA และ SoC FPGA

Quartus Edition

Intel® Quartus® Prime Standard Edition

Quartus Version

16.1