บทนำ
คอร์ IP | ประเภทคอร์ IP |
---|---|
Top level generated instrumentation fabric | Debug & Performance |
Altera Arria 10 XCVR Reset Sequencer | Other |
Nios II Gen2 Processor | NiosII |
Nios II Gen2 Processor Unit | NiosII |
On-Chip Memory (RAM or ROM) | OnChipMemory |
Arria 10 External Memory Interfaces | ExternalMemoryInterfaces |
EMIF Core Component for 20nm Families | ExternalMemoryInterfaces |
EMIF Error Correction Code (ECC) Component | Internal Components |
EMIF Error Correction Code (ECC) Component for Arria 10 | Internal Components |
Arria 10 External Memory Interfaces Debug Component | ExternalMemoryInterfaces |
alt_mem_if JTAG to Avalon Master Bridge | BridgesAndAdaptors |
Avalon-ST JTAG Interface | QsysInterconnect |
Avalon-ST Packets to Bytes Converter | QsysInterconnect |
Avalon-ST Channel Adapter | QsysInterconnect |
Avalon Packets to Transaction Converter | QsysInterconnect |
Avalon-ST Timing Adapter | QsysInterconnect |
Avalon-ST Single Clock FIFO | QsysInterconnect |
Reset Controller | QsysInterconnect |
Avalon-ST Bytes to Packets Converter | QsysInterconnect |
MM Interconnect | QsysInterconnect |
Avalon-MM Master Translator | QsysInterconnect |
Avalon-MM Slave Translator | QsysInterconnect |
Avalon-MM Pipeline Bridge | QsysInterconnect |
JTAG UART | ConfigurationProgramming |
System ID Peripheral | Other |
Clocked Video Input II (4K Ready) | AudioVideo |
Video and Image Processing Suite | Other |
Clocked Video Output II (4K Ready) | AudioVideo |
Video Input Bridge | AudioVideo |
alt_vip_cvo_core | AudioVideo |
Switch II (4K Ready) | Video and Image Processing |
Frame Buffer II (4K Ready) | AudioVideo |
Interval Timer | Peripherals |
Memory-Mapped Demultiplexer | QsysInterconnect |
Memory-Mapped Multiplexer | QsysInterconnect |
Avalon-ST Handshake Clock Crosser | QsysInterconnect |
Avalon-MM Master Agent | QsysInterconnect |
Avalon-MM Slave Agent | QsysInterconnect |
Memory-Mapped Router | QsysInterconnect |
IRQ Mapper | QsysInterconnect |
IRQ Clock Crosser | QsysInterconnect |
ALTCLKCTRL | ClocksPLLsResets |
Arria 10 Transceiver Native PHY | TransceiverPHY |
Transceiver PHY Reset Controller | TransceiverPHY |
SDI II | TransceiverPHY |
Arria 10 FPLL | ClocksPLLsResets |
Altera IOPLL | ClocksPLLsResets |
คำอธิบายโดยละเอียด
เตรียมเทมเพลตการออกแบบในซอฟต์แวร์ Quartus Prime GUI (เวอร์ชัน 14.1 และใหม่กว่า)
หมายเหตุ: หลังจากดาวน์โหลดตัวอย่างการออกแบบแล้ว คุณต้องเตรียมเทมเพลตการออกแบบ ไฟล์ที่คุณดาวน์โหลดมาจากรูปแบบของไฟล์ <project>.par ซึ่งมีเวอร์ชันที่ถูกบีบอัดของไฟล์การออกแบบของคุณ (คล้ายกับไฟล์ .qar) และเมตาดาต้าที่ใช้อธิบายโครงการ การผสมผสานของข้อมูลนี้คือสิ่งที่ถือเป็นไฟล์ <project>.par ในรุ่นที่เผยแพร่ 16.0 หรือใหม่กว่าคุณสามารถดับเบิลคลิกที่ไฟล์ <project>.par และ Quartus จะเปิดโครงการนั้น
วิธีที่สองเมื่อต้องการนําแม่แบบโครงการมาใช้คือ ผ่านตัวช่วยสร้างโครงการใหม่ (ตัวช่วยสร้างแฟ้ม -> ตัวช่วยสร้างโครงการใหม่) หลังจากป้อนชื่อและโฟลเดอร์โครงการในแผงแรกแผงที่สองจะขอให้คุณระบุโครงการหรือเทมเพลตโครงการที่ว่างเปล่า เลือกเท็มเพลตโครงการ คุณจะเห็นรายการของโครงการแม่แบบการออกแบบที่คุณได้โหลดมาก่อนรวมถึง "การออกแบบ Pinout พื้นฐาน" ต่างๆที่มี pinout และการตั้งค่าสําหรับชุดพัฒนาที่หลากหลาย ถ้าคุณไม่เห็นแม่แบบการออกแบบของคุณในรายการ ให้คลิกบนการเชื่อมโยงที่ระบุ
เรียกดูแฟ้ม <project>.par ที่คุณดาวน์โหลด ให้คลิก ถัดไป ตามด้วย 'เสร็จสิ้น' และแม่แบบการออกแบบของคุณจะถูกติดตั้งและแสดงในบานหน้าต่าง Project Navigator ใน Quartus
หมายเหตุ: เมื่อการออกแบบถูกจัดเก็บไว้ใน Design Store เป็นแม่แบบการออกแบบ การออกแบบนั้นได้รับการทดสอบการถดถอยก่อนหน้านี้กับซอฟต์แวร์ Quartus เวอร์ชันที่ระบุไว้ การถดถอยทําให้มั่นใจได้ว่าเทมเพลตการออกแบบจะผ่านการวิเคราะห์/การสังเคราะห์/ข้อต่อ/การประกอบในขั้นตอนการออกแบบ Quartus
เตรียมเทมเพลตการออกแบบในบรรทัดคําสั่งของซอฟต์แวร์ Quartus Prime
ที่บรรทัดคําสั่ง ให้พิมพ์คําสั่งต่อไปนี้
quartus_sh --platform_install -package <project directory>/<project>.par
เมื่อกระบวนการเสร็จสิ้น แล้วพิมพ์:
quartus_sh --platform -name <project>
หมาย เหตุ:
* เวอร์ชั่น ACDS: 19.2.0 Pro