การฝึกอบรมโดยผู้สอน: การปิดเวลา Altera® FPGA: การบรรยาย

คำอธิบาย

หนึ่งในความท้าทายด้านการออกแบบ FPGA ที่น่าหงุดหงิดและยิ่งใหญ่ที่สุดคือการปิดเวลา เป็นเรื่องปกติมากที่จะค้นหาหลังจากทําการวิเคราะห์การกําหนดเวลาที่สมบูรณ์ในการออกแบบ FPGA แล้วรายงานเวลาอย่างน้อยหนึ่งรายการจะบ่งบอกถึงความล้มเหลวของเวลา วิธีการแก้ไข คําตอบนั้นไม่ชัดเจนเสมอไป ชั้นเรียนนี้สอนเทคนิคที่ผู้เชี่ยวชาญการออกแบบใช้เพื่อปิดเวลาในการออกแบบที่ "ก้าวข้ามขีดความสามารถ" ของประสิทธิภาพ เทคนิคตัวอย่างประกอบด้วยการวิเคราะห์การออกแบบอย่างละเอียดสําหรับการขัดข้องด้านเวลาทั่วไป การปรับการตั้งค่าและงานมอบหมายตามคําแนะนําของเครื่องมือ การเลือกทรัพยากรนาฬิกาที่ถูกต้อง และการปรับโค้ด HDL เพื่อประสิทธิภาพสูงสุด คลาสนี้บรรยายเท่านั้น มีการติดตามชั้นเรียนเวิร์กช็อปที่เป็นห้องปฏิบัติการ