โหมดพื้นฐาน

ตาราง 1 โหมดพื้นฐาน 3G/6G และบล็อก PCS

คุณสมบัติตัวรับส่งสัญญาณ

Stratix® V
เอฟพีจีเอ GT, GX, GS

Stratix® IV
เอฟพีจีเอ GT, GX

Stratix® II GX FPGA

Arria® II
เอฟพีจีเอ GX, GZ

Arria® V
เอฟพีจีเอ GX, GT

Cyclone® IV GX FPGA

อัตราข้อมูล (Gbps)

0.6 ถึง 8.5

0.6 ถึง 8.5
(Stratix IV GT, Stratix IV GX)

0.6 ถึง 6.375

0.6 ถึง 6.375

0.6 ถึง 10.375

0.6 ถึง 3.125

การรวมช่องสัญญาณคลื่นความถี่โหมดพื้นฐาน

มี

มี

ไม่มี

มี

มี

มี

ค่านาฬิกาอ้างอิงที่เป็นไปได้ (MHz)

50.0 ถึง 622.08

50.0 ถึง 622.08

50.0 ถึง 622.08

50.0 ถึง 622.08

27 ถึง 710

5.0 ถึง 472.5

ความกว้างบัสเอฟพีจีเอ (บิต)

8, 10, 16, 20, 32, 40

8, 10, 16, 20, 32, 40

8, 10, 16, 20, 32, 40

8, 10, 16, 20

8, 10, 16, 20, 32, 40, 80

8, 10, 16, 20

การเข้ารหัส/การถอดรหัส 8B/10B

เครื่องแสดงสถานะการซิงโครไนซ์โดยเฉพาะ

การเรียงคำ

การจับคู่อัตรา

ทำให้เป็นอันดับ/ยกเลิกการทำให้เป็นอันดับไบต์

การชดเชยเฟส FIFO

การกำหนดค่าใหม่แบบไดนามิก

การจัดลำดับไบต์

บิตสลิปเดี่ยว

ตาราง 2 โหมดพื้นฐาน 10G และบล็อก PCS

คุณสมบัติตัวรับส่งสัญญาณ

เอฟพีจีเอ Stratix V GT, GX และ GS

Stratix IV GT FPGA

อัตราข้อมูล (Gbps)

9.9 ถึง 12.5

9.9 ถึง 11.3

การรวมช่องสัญญาณคลื่นความถี่โหมดพื้นฐาน

มี

มี

ค่านาฬิกาอ้างอิงที่เป็นไปได้ (MHz)

50.0 ถึง 622.08

50.0 ถึง 622.08

ความกว้างบัสเอฟพีจีเอ (บิต)

32, 40, 64

40

การเรียงคำ

การชดเชยเฟส FIFO

การกำหนดค่าใหม่แบบไดนามิก

ตัวเข้ารหัส/ตัวถอดรหัส 64B/66B

-

Gearbox (การลด/การขยาย)

-

การซิงโครไนซ์บล็อก

-

บิตสลิปรับสัญญาณ

-

บิตสลิปส่งสัญญาณ

-