โซลูชั่น V-by-One เอฟพีจีเอ Intel®

ภาพรวมของโซลูชั่น V-by-One

Intel และเมมเบอร์เครือข่ายโซลูชั่นการออกแบบ (DSN) Bitec ให้ชุดส่วนประกอบและการออกแบบการอ้างอิงสมบูรณ์ เพื่อปรับใช้การทำงานโซลูชั่น V-by-One HS ที่ใช้งานเอฟพีจีเอ สำหรับการแสดงผล ที่ต้องใช้ความละเอียดสูง (HD), full HD (F-HD) หรือการเชื่อมต่อ 4K2K เจนเนอเรชั่นต่อไป ซึ่งรวมถึง digital television (DTV) flat-panel displays และมอนิเตอร์ PC โซลูชั่นนี้รวมถึงคอร์ IP V-by-One HS และการพัฒนาฮาร์ดแวร์เอฟพีจีเอเพื่อบริการวิศวกรออกแบบ:

การปรับใช้งาน V-by-One HD ที่เรียบง่ายและรวดเร็ว
ลดการเสี่ยงจากการออกแบบ
ลดระยะเวลาการพัฒนา

ตระกูลเอฟพีจีเอ Intel ที่เลือกรวมถึงตัวรับส่งสัญญาณ I/O เอ็มเบ็ดเด็ด เพื่อสนับสนุน physical layer ของโปรโตคอล V-by-One HS คอร์ IP รวมถึงการทำงานของลิจิก และเมื่อผสมผสานกับการออกแบบที่ปรับตั้งด้วยผู้ใช้ ทำให้การออกแบบที่สมบูรณ์ให้สามารถปรับใช้ในเอฟพีจีเอเดี่ยวต้นทุนต่ำ อัลกอริธึมการประมวลผลวิดีโอที่เพิ่มมูลค่าสามารถเพิ่มไปในแหล่งเอฟพีจีเอที่เหลืออยู่อย่างง่ายดาย ตาราง 1 ให้ภาพรวมของโซลูชั่น V-by-One HS สมบูรณ์สำหรับอุปกรณ์เอฟพีจีเอ Intel

ตาราง 1 โซลูชั่น V-by-One ที่สมบูรณ์

โซลูชัน	คำอธิบาย
อุปกรณ์	เอฟพีจีเอCyclone^® IV GX(สูงสุด 8 V-by-One HS เลน) เอฟพีจีเอ Arria^® V (สูงสุดที่ 36 V-by-One HS เลน) เอฟพีจีเอ Arria II GX (สูงสุด 16 V-by-One HS เลน) เอฟพีจีเอ Stratix^® IV GX (สูงสุด 32 V-by-One HS เลน)
อินเตอร์เฟซทางกายภาพ	ตัวรับส่งสัญญาณในตัว I/O ภายในเอฟพีจีเอ ให้โปรโตคอล PHY ที่สนับสนุนสูงสุด 32 เลน ถึง 3.75 Gbps
พาร์ทเนอร์คอร์ IP V-by-One	คอร์ IP V-by-One HS ของ Bitec (การสนับสนุน specification revision 1.1)
ฮาร์ดแวร์การพัฒนา	ชุดพัฒนาเอฟพีจีเอ Stratix IV GX HSMC V-by-One 4 เลน

ดูทั้งหมด แสดงน้อยลง

คอร์ IP V-by-One

คอร์ IP V-by-One HS Bitec ที่ใช้ประโยชน์จากเอฟพีจีเอ Intel ด้วยตัวรับส่งสัญญาณ I/O เพื่อให้เข้าถึงตลาดได้อย่างรวดเร็วกว่าโซลูชั่นแบบ ASIC- หรือ ASSP คอร์นี้สามารถปรับขนาดได้และใช้งานได้ง่าย:

สนับสนุนแบนด์วิธและการทำงานที่จำเป็นสำหรับเลน 1 ถึง 32 สูงสุดที่ 3.75 Gbps
ความลึกสีที่ผู้ใช้สามารถเลือกได้จาก 18 ถึง 36 บิต
captures/converts อัตราการรีเฟรช เป็นค่าความเร็วนาฬิกาฟิกเซลโดยอัตโนมัติ (เช่น 60 Hz --> 74.25 MHz)
เข้ากันได้กับอินเตอร์เฟซที่เชื่อมต่อโพยตรงไปที่ IP ชุดการประมวลผลวิดีโอและภาพ (VIP) ของ Intel (รหัสการสั่งซื้อ: IPS-VIDEO)

พื้นหลังเทคโนโลยี

ข้อกำหนดแบนด์วิธของการแสดงผลเจนเนอเรชั่นต่อไปมีการเติบโตอย่างรวดเร็วแซงหน้าโซลูชั่น board-board ภายในที่มีอยู่ เช่น LVDS V-by-One HS ถูกพัฒนาเพื่อให้การส่งวิดีโอและข้อมูลควบคุมขนาดใหญ่ ขึ้นอยู่กับความกว้างของบิตที่ต้องการสำหรับสีและการควบคุม V-by-One HS ให้เลนสูงสุด 32 เลน ถึง 3.75 Gbps Panel OEM ได้ประโยชน์ดังนี้:

ค่าใช้จ่ายเคเบิล/ขั้วต่อที่ต่ำกว่า
การใช้พลังงานที่ลดลง
EMI ต่ำกว่า
คุณภาพการส่งสูงแม้ว่าสภาพที่มีเสียงรบกวน

โปรโตคอลนี้ถูกนำมาปรับใช้โดยผู้ผลิตจอแสดงผลระดับที่หนึ่ง เพื่อทดแทนโซลูชั่นที่ใช้ LVDS ภายในผลิตภัณฑ์การแสดงผลไฮเอนด์ รูปที่ 1 แสดงตัวอย่างการออกแบบที่ใช้เอฟพีจีเอ Cyclone IV GX ต้นทุนต่ำ

รูปที่ 1 IP V-by-One HS ให้การปรับใช้งานที่เอฟพีจีเอต้นทุนต่ำ

มาตรฐานโปรโตคอล

โปรโตคอล V-by-One HS คือมาตรฐานปิดที่พัฒนาโดย THine Electronics, Inc. เพื่อสนับสนุนอัตราเฟรมที่สูงกว่า และความละเอียดที่สูงกว่าซึ่งต้องการโดยการแสดงผล flat-panel เจนเนอเรชั่นต่อไป โดยใช้ชุดการเข้ารหัสกรรมสิทธิ์ พร้อมกับเทคโนโลยี serializer/deserializer (SERDES) ที่ใช้ clock data recovery (CDR)

โปรโตคอลการส่งประกอบด้วยข้อมูลวิดีโอถึง 40 บิต ข้อมูลควบคุมสูงสุด 24 บิต HSYNC, VSYNC และ data enable (DE) จำนวนเลนข้อมูล (1 - 32) จะตัดสินโดยอัตรารีเฟรช (60 Hz --> 240 Hz) และความลึกสี (18/24/30/36 บิต) เลนข้อมูลแต่ละเลนคือไลน์การส่งดิฟเฟอเรนเชียลแบบส่วนต่างจับคู่ โดยการใช้มาตรฐาน CML I/O training link จะตรวจสอบสัญญาณระหว่างตัวส่งสัญญาณ และตัวรับเพื่อให้แน่ใจว่าตัวรับส่งสัญญาณ I/O นั้นล็อกและ trained ก่อนการส่งข้อมูลเริ่มต้น

สำหรับรายละเอียดเพิ่มเติม กรุณาติดต่อ THine Electronics, Inc.

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน