ขั้นตอนการออกแบบเอฟพีจีเอตามแบบ C
ขั้นตอนการออกแบบตามรุ่น
เอฟพีจีเอ Intel® และเอฟพีจีเอ SoC นั้นรองรับด้วยสามขั้นตอนการออกแบบพิเศษเพื่อปรับปรุงประสิทธิภาพการออกแบบเอฟพีจีเอ ไม่ว่าคุณจะเป็นนักออกแบบ HDL แบบดั้งเดิม นักออกแบบตามรุ่น หรือนักโปรแกรมตามแบบ C ก็ตาม เอฟพีจีเอ Intel® นั้นมีการประสานงานอย่างต่อเนื่องกับพาร์ทเนอร์อุตสาหกรรมระดับสากลเพื่อให้นักออกแบบระดับได้รับคุณประโยชน์จากเครื่องมือที่ให้ Abstraction ที่ยกระดับไปอีกขั้น
ขั้นตอนการออกแบบ DSP สำหรับเอฟพีจีเอ Intel® และเอฟพีจีเอ SoC
Verilog/VHDL |
MathWorks Simulink |
การออกแบบตามแบบ C |
|---|---|---|
Verilog ดั้งเดิมและขั้นตอนการออกแบบ VHDL โดยใช้ซอฟต์แวร์ Quartus® II และ DSP Builder |
ขั้นตอนการออกแบบตามรุ่นสำหรับนักออกแบบ DSP ด้วยเครื่องมือ MathWorks ตัวถอดรหัส HDL MathWorks และตัวถอดรหัสเอ็มเบ็ดเด็ด ให้การรองรับสำหรับตระกูล SoC เอฟพีจีเอ Intel® ผู้พัฒนาที่คุ้นเคยกับเครื่องมือ MathWorks จะสามารถใช้งานในสภาพแวดล้อมการพัฒนา MathWorks ของตนเองในการทำแปลงโค้ดใหม่สำหรับเอฟพีจีเอ Intel® SoC ซึ่งให้นักออกแบบเอฟพีจีเอและนักโปรแกรมประมวลผลสามารถแบ่งปันวิธีการออกแบบร่วมกัน ซึ่งปรับปรุงเพื่อเพิ่มศักยภาพสำหรับเอฟพีจีเอ Intel® SoC |
OpenCL ให้ประสบการณ์การคอมไพล์ด้วยการกดปุ่มอย่างแท้จริงสำหรับนักโปรแกรมซอฟต์แวร์ |
Quartus II ซอฟต์แวร์สำหรับการออกแบบ |
DSP Builder + Quartus II ซอฟต์แวร์สำหรับการออกแบบ |
เครื่องมือ C-Synthesis พาร์ทเนอร์ + ซอฟต์แวร์ออกแบบ Quartus II |