• <กลับสู่คอลเล็คชั่น

ชิปเซ็ต Intel® E7500

ชิปเซ็ต Intel® E7500

ชิปเซ็ต Intel ® E7500 ซึ่งเป็นชิปเซ็ตปริมาณมาก สนับสนุนระบบเซิร์ฟเวอร์แบบ Dual-Processor (DP) ที่ปรับให้ดีที่สุดสำหรับโปรเซสเซอร์ Intel ® Xeon® ที่มีแคช L2 จำนวน 512 กิโลไบต์และ Intel NetBurst® Microarchitecture การออกแบบชิปเซ็ต Intel E7500 ส่งมอบบัสระบบ, หน่วยความจำ และแบนด์วิดธ์ I/O ที่ขยายให้สูงสุด เพื่อเพิ่มประสิทธิภาพ, ความสามารถในการปรับขนาด และผลผลิตของผู้ใช้ ขณะที่ให้การเปลี่ยนแปลงที่ราบรื่นเทคโนโลยีเซิร์ฟเวอร์ในเจเนเรชั่นถัดไปด้วย

คุณลักษณะและคุณประโยชน์
สนับสนุน โปรเซสเซอร์ Intel® Xeon® ด้วยแคช L2 ขนาด 512 KB สำหรับระบบเซิร์ฟเวอร์ที่ใช้โปรเซสเซอร์คู่ 2 ตัว ส่งมอบแพลตฟอร์มที่นำ Intel NetBurst® Microarchitecture และเทคโนโลยี Hyper Threading ของโปรเซสเซอร์ Intel® Xeon® มาเพื่อส่งมอบประสิทธิภาพที่ดีที่สุดในระดับเดียวกัน สำหรับปริมาณงานของเซิร์ฟเวอร์ที่สูงสุด
ความสามารถของบัสระบบแบบ 400 MHz สนับสนุนแพลตฟอร์มที่มีประสิทธิภาพสูงและสมดุลด้วยการใช้งานแบนด์วิดธ์บัสของระบบ 3.2 GB/s ที่สามารถรองรับหน่วยความจำและแบนด์วิดธ์ของ I/O มากขึ้นได้
การเชื่อมต่อ Intel® Hub Architecture 2.0 เข้ากับ MCH การเชื่อมต่อจากจุดหนึ่งไปยังอีกจุดหนึ่งนี้ ระหว่าง MCH และอุปกรณ์ 3 P64H2 ให้แบนด์วิดธ์ที่สูงกว่า 1 GB/s การป้องกัน Error Code Correction (ECC) ทำงานคู่กับอัตราการถ่ายโอนข้อมูลที่สูง ให้การรองรับเซ็กเมนต์ I/O ด้วยความน่าเชื่อถือมากขึ้นและการเข้าถึงเร็วขึ้นสำหรับเครือข่ายความเร็วสูง
64-bit PCI/PCI-X Controller Hub-2 เปิดตัวเจเนเรชั่นถัดไปของประสิทธิภาพการทำงานของ PCI/PCI-X และเพิ่มความยืดหยุ่นของแพลตฟอร์มอย่างมาก PCI-X อิสระแบบ 64 บิต, 133 MHz จำนวนสองเซ็กเมนต์ และ Hot-plug Controller จำนวน 2 ตัว (1 ตัวต่อเซ็กเมนต์) สำหรับแต่ละ P64H2 จพให้บัส PCI-X สูงสุดถึง 6 บัสต่อระบบ
อินเตอร์เฟซหน่วยความจำแบบ Dual - channel DDR-200 ให้แบนด์วิดธ์หน่วยความจำได้สูงสุด 3.2 GB/s ผ่านอินเตอร์เฟสหน่วยความจำแบบ Double Data Rate (DDR) SDRAM กว้าง 144 บิต, 200 MHz ที่มีความหนาแน่นสูงสุดถึง 512 เมกะบิต
Advanced platform RASUM ให้แพลตฟอร์มที่น่าเชื่อถือมากขึ้นด้วยคุณลักษณะต่างๆ เช่น Error Correction Code (ECC) ของหน่วยความจำ ด้วย Intel® x4 Single Device Data Correction (SDDC), Hardware Memory Scrubbing, MCH SMBus Target Interface, Hub Interface ECC และความพร้อมของข้อมูลสถานะข้อผิดพลาดที่มีการบำรุงรักษาผ่านการรีเซ็ต

ข้อมูลเพิ่มเติม: 1 2

ข้อมูลแพ็คเกจ

E7500 Memory Controller Hub (MCH)

ประเภท/ขนาดไฟล์:  PDF 2131KB

1005 Flip Chip-Ball Grid Array (FC-BGA)

82801CA Integrated Controller Hub (ICH3-S)

ประเภท/ขนาดไฟล์:  PDF 2193KB

การปรับปรุงข้อกำหนดล่าสุด Intel(R) 82801CA I/O Controller Hub 3 (ICH3-S)

421 Ball Grid Array (BGA)

82870P2 64-bit PCI/PCI-X controller (P64H2)

ประเภท/ขนาดไฟล์:  PDF 1610KB

567 Flip Chip-Ball Grid Array (FC-BGA)

ข้อมูลผลิตภัณฑ์และประสิทธิภาพ

open

1. จำเป็นต้องมีระบบที่รองรับ Intel® Hyper-Threading Technology (Intel® HT Technology) โปรดตรวจสอบข้อมูลกับผู้ผลิตพีซีของคุณ ประสิทธิภาพจะแตกต่างกันขึ้นอยู่กับฮาร์ดแวร์และซอฟต์แวร์เฉพาะที่ใช้ ไม่มีใน Intel® Core™ i5-750 เจนเนอเรชั่นก่อนหน้า สำหรับข้อมูลเพิ่มเติม รวมถึงรายละเอียดเรื่องโปรเซสเซอร์ใดบ้างที่สนับสนุน HT Technology โปรดไปที่ www.intel.com/content/www/us/en/architecture-and-technology/hyper-threading/hyper-threading-technology.html

2. ในอุปกรณ์หน่วยความจำ x4 DDR, อุปกรณ์ตรวจสอบความถูกต้องข้อมูล Intel® x4 Single Device Data Correction (Intel® x4 SDDC), สามรถตรวจจับข้อผิดพลาด และทำการแก้ไขสำหรับข้อมูลขนาดบิตข้อมูล 1, 2, 3, หรือ 4 บิต ภายในอุปกรณ์เดี่ยว และสามารถตรวจจับข้อผิดพลาดได้มากถึงบิตข้อมูล 8 บิต ในอุปกรณ์สองชุด